压电性材料基板与支撑基板的接合体、其制造方法以及弹性波元件

技术领域

本发明涉及压电性材料基板与支撑基板的接合体、其制造方法以及弹性波元件。

背景技术

为了实现CMOS器件的高速化、低耗电化，广泛使用SOI基板。然而，已知因SiO

出于防止上述现象的目的，提出了如下结构的SOI基板，该结构为在SiO

另一方面，实现了高性能弹性波滤波器，其使用了包括压电体、SiO

因此，在专利文献1中，作为其抑制方法，公开了在硅基板表面形成非晶Si膜或多晶Si膜的结构。

现有技术文献

非专利文献

非专利文献1：“Impact of Si substrate resistivity on the non-linearbehavior of RF CPW transmission lines”Proceedings of the 3rd EuropeanMicrowave Integrated Circuits Conference,pages 36to 39

非专利文献2：“Low-Loss CPW Lines on surface Stabilized High-Resistivity Silicon”IEEE MICROWAVE AND GUIDED WAVE LETTERS,VOL.9,NO.10,pages395to 397,OCTOBER 1999

非专利文献3：“A Nanocrystalline Silicon Surface-Passivation Layer onan HR-Si Substrate for RFICs”IEEE ELECTRON DEVICE LETTERS,VOL.32,NO.3,pages369to 371,MARCH 2011

非专利文献4：“I.H.P.SAW Technology and its Application toMicroacoustic Compounds”(Invited),Proceedings of IUS 2017

专利文献

专利文献1：US 2017/0063332 A1

发明内容

非晶Si膜及多晶Si膜是于400～1000℃的温度通过CVD法而成膜的。因此，在成膜后残留有较大的膜应力。在包括压电体、SiO

本发明的课题是：在将压电性材料基板和硅基板借助包含氧化硅的接合层进行接合时，防止接合体的破损、裂纹，并且，在较宽的频率范围内提高接合体的有效电阻率。

本发明所涉及的接合体的制造方法的特征在于，包括以下工序：

通过物理蒸镀法在包含硅的支撑基板上设置硅膜的硅膜形成工序、

通过将所述硅膜于400℃以上600℃以下的温度进行热处理而生成中间层的热处理工序、以及

将压电性材料基板借助所述中间层及包含氧化硅的接合层而接合于所述支撑基板的接合工序。

另外，本发明所涉及的接合体的特征在于，具备：

支撑基板，该支撑基板包含硅；

压电性材料基板；

中间层，该中间层是将通过物理蒸镀法设置于所述支撑基板上的硅膜于400℃以上600℃以下的温度进行热处理而设置的；以及

接合层，该接合层包含氧化硅，且设置于所述中间层与所述压电性材料基板之间。

另外，本发明所涉及的弹性波元件具备：

所述接合体、以及

电极，该电极设置于所述压电性材料基板上。

发明效果

本发明的发明人尝试了：在将压电性材料基板和硅基板借助包含氧化硅的接合层进行接合时，通过溅射法在包含硅的支撑基板上设置硅膜，将其借助包含氧化硅的接合层接合于压电性材料基板。认为由于物理蒸镀法为低温工艺，所以与像现有技术文献中记载的制法那样设置多晶硅膜或非晶硅膜的情况不同，硅膜中的残留应力较少，结果能够抑制接合体的裂纹、开裂。

因此，实际上尝试了通过物理蒸镀法将硅膜设置于硅基板上并将该硅膜借助包含氧化硅的接合层而接合于压电性材料基板，结果接合体的开裂、裂纹得以抑制。但是，判明接合体的有效电阻率的频率特性尚有改善的余地。

因此，本发明的发明人尝试了：通过物理蒸镀在硅基板上形成硅膜后，将该硅膜于400℃以上600℃以下的温度进行热处理。然后，尝试将热处理后的硅膜借助包含氧化硅的接合层而接合于压电性材料基板，结果发现接合体不易产生开裂、裂纹。并且，在这种情况下，发现有效电阻率在较宽的温度范围内维持在较高水平，完成了本发明。

应予说明，本发明的发明人对于通过物理蒸镀而形成在硅基板上的硅膜，尝试在所述热处理的前后利用显微镜观察微结构。但是，没有发现微结构在热处理的前后存在明显差异。另一方面，在对硅膜进行了热处理的情况下，接合体的有效电阻率在较宽的温度范围内维持在较高水平，显然硅膜的微结构或者硅膜与硅基板之间的界面处的微结构发生变化。但是，目前还未知利用物理手段将该微结构变化明确化的方法，认为将其以物的形式明确下来较为困难，并且也不切实际。

附图说明

图1中，(a)表示支撑基板1，(b)表示在支撑基板1上形成有硅膜2的状态，(c)表示对硅膜2进行热处理而形成有中间层3的状态，(d)表示在中间层3上设置有第一氧化硅层4的状态。

图2中，(a)表示压电性材料基板5，(b)表示在压电性材料基板5上设置有第二氧化硅层6的状态。

图3中，(a)表示使第一氧化硅层4和第二氧化硅层6接触的状态，(b)表示接合体8。

图4中，(a)表示使接合体8A的压电性材料基板5A变薄的状态，(b)表示弹性波元件9。

图5中，(a)表示实施例中使用的CPW型电极，(b)表示(a)的Vb部分的放大图。

图6是针对实施例及比较例的元件示出有效电阻率的频率变化的曲线图。

具体实施方式

以下，适当参照附图，对本发明详细地进行说明。

如图1(a)所示，准备出具有一对主面1a、1b的支撑基板1。支撑基板1包含硅。接下来，如图1(b)所示，通过物理蒸镀法在支撑基板1的主面1a上形成硅膜2。接下来，将硅膜2及支撑基板1于400℃以上600℃以下的温度进行热处理，由此设置包含硅的中间层3(图1(c))。接下来，可以在中间层3上设置第一氧化硅层4(图1(d))。

另一方面，如图2(a)所示，准备出具有一对主面5a、5b的压电性材料基板5。接下来，如图2(b)所示，在压电性材料基板5的主面5b上设置包含氧化硅的第二接合层6。

在优选的实施方式中，对第一氧化硅层4的表面及第二氧化硅层6的表面分别照射等离子体，由此进行表面活化，形成已活化的接合面。

接下来，如图3(a)所示，使支撑基板1上的第一氧化硅层4的活化面和压电性材料基板5上的第二氧化硅层6的活化面接触，进行直接键合。由此，如图3(b)所示，可以得到接合体8。在该接合阶段中，通常，第一氧化硅层4和第二氧化硅层6一体化，形成一体的接合层7。

在该状态下，可以在压电性材料基板5上设置电极。但是，优选为，如图4(a)所示，对压电性材料基板5的主面5a进行加工，使基板5变薄，得到已薄板化的压电性材料基板5A。5c为加工面。接下来，如图4(b)所示，在接合体8A的压电性材料基板5A的加工面5c上形成规定的电极10，可以得到弹性波元件9。

以下，对本发明的各构成要素依次进行说明。

本发明的制法中，通过物理蒸镀法，在包含硅的支撑基板上设置硅膜。

构成支撑基板的硅的种类没有特别限定，优选为单晶硅，另外，可以在硅中掺杂有磷、硼。另外，构成支撑基板的硅优选为体积电阻率在1000Ω·cm以上的高电阻硅。

利用物理蒸镀法，在支撑基板上形成硅膜。此时，从本发明的观点出发，优选物理蒸镀于200℃以下的温度进行，更优选于150℃以下的温度进行，特别优选于100℃以下的温度进行。

作为物理蒸镀法，可以举出溅射法、真空蒸镀法。作为溅射法，从膜质、成膜速度的稳定性的观点出发，优选为反应性溅射法。具体而言，利用Ar离子溅射包含金属Si的靶标后，通过使其与氧等离子体反应，形成氧化硅膜。另外，在真空蒸镀法中，为了使膜密度、表面平滑性得到提高，优选使用了离子束辅助的真空蒸镀法。无论何种成膜法，成膜中的温度上升均抑制在150℃以下。

接下来，在本发明中，通过将硅膜于400℃以上600℃以下的温度进行热处理而生成中间层。由此，不仅能够防止接合体的开裂、裂纹，还能够在较宽的频率范围内提高接合体的有效电阻率。

从本发明的观点出发，中间层的厚度优选为50nm以上，特别优选为100nm以上。另外，中间层的厚度优选为2μm以下，更优选为1μm以下。热处理时的时间优选为2～10小时，另外，热处理时的气氛优选为氮、氩等不活泼性气体气氛、或者真空环境下。

接下来，将压电性材料基板借助所述中间层以及包含氧化硅的接合层而接合于支撑基板。在这种情况下，可以在中间层上设置氧化硅层，将该氧化硅层直接键合于压电性材料基板。或者，可以在支撑基板上的中间层上设置第一氧化硅层，并在压电性材料基板上设置第二氧化硅层，将第一氧化硅层和所述第二氧化硅层直接键合而生成接合层。

在中间层上、压电性材料基板上形成氧化硅层时，该氧化硅层的成膜方法没有限定，可例示溅射、化学气相生长法(CVD)、蒸镀。关于在中间层上形成氧化硅层，可以通过对中间层溅射氧、离子注入、氧化气氛下的加热来形成氧化硅层。

从本发明的观点出发，包含氧化硅的接合层的厚度优选为0.05μm以上，更优选为0.1μm以上，特别优选为0.2μm以上。另外，接合层的厚度优选为3μm以下，更优选为2.5μm以下，进一步优选为2.0μm以下。

压电性材料基板优选为钽酸锂(LT)单晶、铌酸锂(LN)单晶、铌酸锂－钽酸锂固溶体。这些材料的弹性波传播速度快，机电耦合系数大，因此适合作为高频率且宽频带用的弹性表面波器件。

另外，压电性材料基板5的各主面5a、5b的法线方向没有特别限定，例如，在压电性材料基板包含钽酸锂时，使用以作为弹性表面波的传播方向的X轴为中心从Y轴向Z轴旋转32～55°的方向、以欧拉角表示为(180°、58～35°、180°)的压电性材料基板，由于传播损失较小，所以较为理想。在压电性材料基板包含铌酸锂时，(a)使用以作为弹性表面波的传播方向的X轴为中心从Z轴向-Y轴旋转37.8°的方向、以欧拉角表示为(0°、37.8°、0°)的压电性材料基板，由于机电耦合系数较大，所以理想；或者(b)使用以作为弹性表面波的传播方向的X轴为中心从Y轴向Z轴旋转40～65°的方向、以欧拉角表示为(180°、50～25°、180°)的压电性材料基板，由于可得到高音速，所以较为理想。此外，压电性材料基板的大小没有特别限定，例如直径为100～200mm，厚度为0.15～1μm。

在将压电性材料基板的表面和中间层上的氧化硅层直接键合之前、或者将第一氧化硅层和第二氧化硅层直接键合之前，优选于150℃以下对压电性材料基板、各氧化硅层照射氧等离子体，使各表面活化。

上述表面活化时的压力优选为100Pa以下，更优选为80Pa以下。另外，气氛可以仅为氧，也可以除了氧以外、还含有氮气。

氧等离子体照射时的温度为150℃以下。由此，得到接合强度高、且压电性材料没有劣化的接合体。从该观点出发，氧等离子体照射时的温度优选为150℃以下，更优选为100℃以下。

对压电性材料基板的表面照射氧等离子体时的能量优选为100～150W。另外，氧等离子体照射时的能量与照射时间之积优选为20～50Wh。另外，氧等离子体的照射时间优选为30分钟以上。

另外，对氧化硅层的表面上照射等离子体时的压力优选为100Pa以下，更优选为80Pa以下。此时的能量优选为30～120W。另外，等离子体照射时的能量与照射时间之积优选为1Wh以下。

在优选的实施方式中，在等离子体处理前，对压电性材料基板的表面及各氧化硅层的表面进行平坦化加工。各表面的平坦化方法有精研(lap)研磨、化学机械研磨加工(CMP)等。另外，平坦面的算术平均粗糙度Ra优选为1.0nm以下，更优选为0.3nm以下。

接下来，使第一氧化硅层和第二氧化硅层接触，或者使氧化硅层和压电性材料基板接触，进行直接键合。之后，优选进行退火处理而使接合强度提高。退火处理时的温度优选为100℃以上300℃以下。

本发明的接合体可以优选用于弹性波元件。

作为弹性波元件，已知有弹性表面波器件、拉姆波元件、薄膜谐振器(FBAR)等。例如，弹性表面波器件是在压电性材料基板的表面设置激发弹性表面波的输入侧的IDT(Interdigital Transducer)电极(也称为梳形电极、叉指状电极)和接收弹性表面波的输出侧的IDT电极得到的。如果向输入侧的IDT电极施加高频信号，则在电极间产生电场，激发弹性表面波而使其在压电性材料基板上传播。并且，能够从在传播方向上设置的输出侧的IDT电极取出所传播的弹性表面波作为电信号。

构成压电性材料基板上的电极(电极图案)的材质优选为铝、铝合金、铜、金，更优选为铝或铝合金。铝合金优选使用在Al中混有0.3～5重量％的Cu的铝合金。在这种情况下，可以使用Ti、Mg、Ni、Mo、Ta来代替Cu。

实施例

(实施例1)

如参照图1～图4所说明的那样，得到本发明的实施例所涉及的接合体。

具体而言，准备出厚度为0.23mm且直径150mm的高电阻(≥2kΩ·cm)Si基板(支撑基板)1。将该支撑基板1导入溅射装置(SHINCRON公司制“RAS-1100BII”)，形成约500nm厚度的硅膜2。此时的成膜条件如下所示。

偏置功率：6000W

Ar气体流量：100sccm

微波功率：1500W

速率：0.3nm/sec

成膜时的腔内压力：0.1Pa

接下来，将形成有硅膜2的支撑基板1从腔内取出，在洁净烘箱中，于500℃的温度进行10小时热处理，由此生成中间层3。热处理时的气氛为氮气氛，气氛压力为1atm。

接下来，将热处理后的支撑基板1再次导入溅射装置，接着，以600nm的厚度形成包含SiO

偏置功率：6000W

Ar气体流量：100sccm

微波功率：1500W

速率：0.3nm/sec

成膜时的腔内压力：0.1Pa

将成膜后的支撑基板1及压电性材料基板5从腔内取出，并将第一氧化硅层4及第二氧化硅层6分别在约100nm的厚度内进行CMP(化学机械研磨)。之后的各表面的Ra为0.2nm左右，得到非常光滑的平滑面。

接下来，对第一氧化硅层4及第二氧化硅层6的各表面分别进行清洗，从各表面除去微粒。如图3(a)所示，使清洗后的第一及第二氧化硅层接触，进行等离子体活化接合。为了得到充分的接合强度，在120℃的烘箱中保持10小时。对从烘箱中取出的接合体8的压电性材料基板进行磨削及研磨，使其最终减薄至1μm的厚度。

出于评价上述制作的接合体8A的高频特性的目的，在压电性材料基板上制作图5(a)、(b)所示的形态的共面波导(CPW)。其中，图5(a)表示CPW的平面图案，图5(b)表示图5(a)的CPW末端部分的形状。另外，以下示出CPW的设计规格。

L1：2100μm

L2：2500μm

L3：3100μm

W1：60μm

W2：3000μm

G1：340μm

使Techno Probe公司制的高频探头(TP40-GSG-250-N-L)与CPW的两端接触，利用Keysight Technologies公司制的网络分析仪“PNA-X”测定CPW的S参数。根据测定数据，并基于分流通过法，计算出接合体的有效电阻率。图6中示出有效电阻率的频率变化(实施例1)。

(比较例1)

本例中，在支撑基板上形成氧化硅层4，而没有形成作为富陷阱层发挥作用的中间层3。除此以外，与实施例1同样地得到接合体。关于该接合体，与实施例1同样地测定有效电阻率的频率变化，将结果示于图6。

结果，实施例1相对于没有富陷阱层的比较例1而言，有效电阻率在频率的整个区域中都明显升高。例如，1GHz时，比较例1的有效电阻率为1×10

(比较例2)

本例中，与实施例1同样地制作接合体，不过，没有对通过溅射法所形成的硅层2进行热处理。关于该接合体，与实施例1同样地测定有效电阻率的频率变化，将结果示于图6。

结果，实施例1相对于比较例2而言，有效电阻率在频率的整个区域中都明显升高。例如，1GHz时，比较例2的有效电阻率为2×10

(比较例3)

与实施例1同样地制作接合体。不过，没有通过溅射法在支撑基板上形成硅膜2。取而代之，通过LP－CVD法，于700℃以500nm的厚度在支撑基板上将多晶硅成膜。关于该接合体，与实施例1同样地测定有效电阻率的频率变化，将结果示于图6。

结果，有效电阻率的频率变化与比较例2大致相同。

(耐热性试验)

将实施例1以及比较例1、2、3的各接合体分别放入温度250℃的洁净烘箱中，在经过20小时后取出各接合体。结果，实施例1、比较例1、2的接合体没有裂纹、开裂，能够确认到低温成膜对残留应力的抑制效果。与此相对，比较例3的接合体裂成两块。