三维非易失性存储器的数据擦除验证

技术领域

本申请公开的内容涉及半导体技术领域，还涉及一种三维非易失性存储器的数据擦除验证方法、一种三维非易失性存储器的数据擦除方法以及一种三维非易失性存储器。

背景技术

近来，具有“垂直”(即，以三维(3D))堆叠的存储单元的半导体存储器被广泛使用于电子设备中，其通常包括垂直堆叠的多个层级(例如，通过双堆叠工艺形成的三维非易失性存储器中的顶部层级和底部层级)，在每个层级中可存在多个垂直堆叠的存储单元。为了在具有多个层级的三维非易失性存储器中有效地读取、写入和擦除，每个层级可作为单独的存储块(半块)被擦除，换言之每个层级可单独执行层级擦除验证操作。

此外，由于三维非易失性存储器的写入操作只能在空或已擦除的存储块内进行。如果目标存储块中已经有数据，必须先擦除后写入，因此擦除验证操作是三维非易失性存储器的基本处理步骤。

在常规的层级擦除验证操作中，施加在每个层级的擦除验证电压与全块擦除验证操作中施加至全部存储块的电压相同，最终影响了已擦除存储单元的分布。进一步地，在常规的层级擦除验证操作后，已擦除存储单元的分布中还包括过多的具有浅擦除效应的存储单元。

因此，如何实现高效的三维非易失性存储器层级擦除验证操作是本领域技术人员亟待解决的问题。

发明内容

为了解决或部分解决现有技术中存在的上述问题或其他问题，提出了本申请下下文中将要进一步描述的各个实施方式。

本申请的一方面提供了一种三维非易失性存储器的数据擦除验证方法，所述三维非易失性存储器包括多个存储块，所述存储块包括多个层级，所述数据擦除验证方法包括：在所述多个层级中选择已进行擦除操作且未进行验证操作的第一层级来进行层级擦除验证；以及对所述第一层级施加第一局部验证电压，从而验证对于所述第一层级的所述擦除，其中，所述第一局部验证电压小于全局验证电压，所述全局验证电压为对所述第一层级对应的所述存储块进行全块擦除验证时所需的电压。

根据本申请一实施方式的数据擦除验证方法，所述三维非易失性存储器包括两个层级。

根据本申请一实施方式的数据擦除验证方法还包括：在所述多个层级中选择已进行擦除操作且未进行验证操作的第二层级来进行所述层级擦除验证；以及对所述第二层级施加第二局部验证电压，从而验证所述擦除，其中，所述第二局部验证电压小于所述全局验证电压。

根据本申请一实施方式的数据擦除验证方法，所述第一层级为顶部层级，所述第二层级为底部层级，所述三维非易失性存储器还包括衬底，所述底部层级靠近所述衬底，所述第一局部验证电压小于所述第二局部验证电压。

根据本申请一实施方式的数据擦除验证方法，在所述多个层级中选择已进行擦除操作且未进行验证操作的第一层级的步骤之前，所述数据擦除验证方法还包括：在所述多个层级中选择第二层级；以及对所述第二层级进行写入操作或擦除操作。

根据本申请一实施方式的数据擦除验证方法，若对所述第二层级进行写入操作，则对所述第一层级施加的第一局部验证电压具有第一电压值；以及若对所述第二层级进行擦除操作，则对所述第一层级施加的第一局部验证电压具有第二电压值，其中，所述第一电压值大于所述第二电压值。

根据本申请一实施方式的数据擦除验证方法，所述三维非易失性存储器包括三个层级。

根据本申请一实施方式的数据擦除验证方法还包括：在所述多个层级中选择已进行擦除操作且未进行验证操作的第二层级进行所述层级擦除验证；以及对所述第二层级施加第二局部验证电压，从而验证所述擦除操作，其中，所述第二局部验证电压小于所述全局验证电压。

根据本申请一实施方式的数据擦除验证方法还包括：在所述多个层级中选择已进行擦除操作且未进行验证操作的第三层级来进行所述层级擦除验证；以及对所述第三层级施加第三局部验证电压，从而验证所述擦除操作，其中，所述第三局部验证电压小于所述全局验证电压。

根据本申请一实施方式的数据擦除验证方法，所述第一层级为顶部层级，所述第二层级为中部层级，所述第三层级为底部层级，所述三维非易失性存储器还包括衬底，所述底部层级靠近衬底，其中，所述第一局部验证电压小于所述第二局部验证电压；以及所述第二局部验证电压小于所述第三局部验证电压。

根据本申请一实施方式的数据擦除验证方法，在所述多个层级中选择已进行擦除操作且未进行验证操作的第一层级的步骤之前，所述数据擦除验证方法还包括：在所述多个层级中选择第二层级；以及对所述第二层级进行写入操作或擦除操作。

根据本申请一实施方式的数据擦除验证方法，若对所述第二层级进行写入操作，则对所述第一层级施加的第一局部验证电压具有第三电压值；以及若对所述第二层级进行擦除操作，则对所述第一层级施加的第一局部验证电压具有第四电压值，其中，所述第三电压值大于所述第四电压值。

根据本申请一实施方式的数据擦除验证方法，在所述多个层级中选择已进行擦除操作且未进行验证操作的第一层级的步骤之前，所述数据擦除验证方法还包括：在所述多个层级中选择第三层级；以及对所述第三层级进行写入操作或擦除操作。

根据本申请一实施方式的数据擦除验证方法，若对所述第三层级进行写入操作，则对所述第一层级施加的第一局部验证电压具有第五电压值；以及若对所述第三层级进行擦除操作，则对所述第一层级施加的第一局部验证电压具有第六电压值，其中，所述第五电压值大于所述第六电压值。

根据本申请一实施方式的数据擦除验证方法，若对所述第三层级进行写入操作，则对所述第一层级施加的第一局部验证电压具有第七电压值；以及若分别对所述第二层级和所述第三层级进行擦除操作，则对所述第一层级施加的第一局部验证电压具有第八电压值，其中，所述第七电压值大于所述第八电压值。

本申请的另一方面提供了一种三维非易失性存储器数据擦除方法，所述三维非易失性存储器包括多个层级，所述数据擦除方法包括：在所述多个层级中选择第一层级；对所述第一层级进行擦除操作；执行本申请一方面的三维非易失性存储器数据擦除验证方法；以及如果擦除验证成功，则擦除步骤结束。

根据本申请一实施方式的三维非易失性存储器数据擦除方法还包括：如果擦除验证失败，则重复擦除操作和执行本申请一方面的三维非易失性存储器数据擦除验证方法。

本申请的又另一方面提供了一种三维非易失性存储器所述非易失性存储器包括：存储阵列，其包括多个存储块，其中所述存储块包括多个层级；以及控制电路，其与所述存储阵列耦接并被配置为控制对所述多个层级进行层级选择并对选择的层级进行擦除操作和数据擦除验证操作，其中，所述数据擦除验证操作根据本申请一方面的三维非易失性存储器数据擦除验证方法判断所述选择的层级的擦除操作是否成功。

根据本申请一实施方式的三维非易失性存储器，所述存储阵列为三维NAND存储阵列，所述三维非易失性存储器为三维NAND存储器。

根据本申请提供的三维非易失性存储器擦除验证方法、三维非易失性存储器擦除方法以及三维非易失性存储器，所选待擦除验证的层级的局部擦除验证电压可进行选择，并满足局部擦除验证电压小于存储块进行全块擦除验证时所需的全局验证电压，在该局部擦除验证电压和通过电压(施加在未进行擦除验证的层级)的共同作用下，存储块的源极和漏极的电阻可维持为一定值，不会影响流经在源极端子和漏极端子之间的存储器单元的相应电流，因此，有效地避免了存储器单元的阈值电压(半块电阻效应)的可能变化，进一步地，由于存储器单元的阈值电压的稳定性，可有效避免已擦除的存储单元中出现具有浅擦除效应的存储单元。

附图说明

本公开的实施方式在附图的图示中以示例性的方式而非限制性的方式示出，在附图中，相同的附图标记指示类似的元件。

图1是根据本申请一实施方式的三维非易失性存储器的数据擦除验证方法的流程图；

图2是根据本申请一实施方式的三维非易失性存储器的框图；

图3是根据本申请一实施方式的三维存储块的层次结构示意图；

图4是如图3所示的存储块的等效电路的电路示意图；

图5是根据本申请的另一实施方式的三维存储块的等效电路的电路示意图；

图6A至图6C是常规的用于三维非易失性存储器的数据擦除验证方法的等效电路的电路示意图；

图7是根据常规的数据擦除验证方法获得的擦除验证电压与已擦除存储单元分布的关系图；

图8是根据本申请提供的三维非易失性存储器的数据擦除验证方法获得的擦除验证电压与已擦除存储单元分布的关系图；以及

图9是根据本申请一个实施方式的三维非易失性存储器的数据擦除方法的流程图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施方式的教导的状态下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

图2是根据本申请一实施方式的三维非易失性存储器200的框图。如图2所示，三维非易失性存储器200可包括控制单元210、电压发生单元220、存储阵列230以及层级擦除验证模块240。存储阵列230可包括多个存储块231，每个存储块231包括多个层级(或称为“deck”)。控制单元210和层级擦除验证模块240可共同构成三维非易失性存储器200的控制电路(未示出)，控制电路可与存储阵列230耦接。控制电路可被配置为控制对存储阵列230的多个层级进行层级选择并对选择的层级进行擦除操作和数据擦除验证操作。

在本申请一实施方式中，三维非易失性存储器200可以是三维NAND存储器，存储阵列230可以是三维NAND存储阵列。然而，该存储器并不限于三维NAND存储器，该存储阵列也并不限于三维NAND存储阵列，在未违背本申请公开或教导的状态下，该存储器和存储阵列可分别实现为当断开电源时能够保持存储的数据的其它各种类型的非易失性存储器和非易失性存储阵列。

在本申请一实施方式中，控制电路可控制对存储阵列230执行的写入、读取、擦除和擦除验证等操作。控制电路可包括控制器，其被构造在非易失性存储器芯片的外围电路中，进一步地，控制电路还可根据获取的计算机程序指令来执行上述的各种操作。

进一步地，由于存储阵列230的写入操作是在空或已擦除的存储块内进行的。如果目标存储块中已经有数据，一般需要先擦除后写入，因此，擦除验证操作是三维非易失性存储器200的基本操作之一。

在本申请的一个实施方式中，存储块231可包括衬底和垂直堆叠在衬底上的多个层级(例如，顶部层级231A和底部层级231B)，其中在每个层级中可存在多个垂直堆叠的存储单元(后文将参照图3对其做进一步描述)。为了在具有多个层级的存储块231中有效地读取、写入和擦除，每个层级可作为单独的存储块(半块)被擦除。

作为一种选择，控制单元210可控制电压发生单元220向存储阵列230供应用于上述操作的电压。基于存储阵列230的每个层级可独立于其它层级单独执行数据擦除操作和数据擦除验证操作，控制单元210可在存储阵列230的数据擦除阶段和数据擦除验证阶段，对存储阵列230的多个层级进行选择，选择待擦除或待验证的层级或存储单元，并控制电压发生单元220向存储阵列230中的待擦除或待验证的层级或存储单元施加适当的电压。

具体地，在数据擦除验证操作中，控制单元210可对存储阵列230的多个层级进行选择，并控制电压发生单元220向被选择的层级供应局部擦除验证电压(Vver)，以及向未被选择的层级供应通过电压(Vpass)。

在本申请一实施方式中，电压发生单元220可基于从控制单元210接收的控制信号生成控制电压或从其它外部源获得合适的电压，本申请的实施方式中对此不作任何限定。在本申请一实施方式中，层级擦除验证模块240可包括判断单元和验证单元，其中，判断单元(例如，第一判断单元241和第二判断单元242)用于根据本申请提供的三维非易失性存储器的数据擦除验证方法判断存储阵列230中被选择的多个层级的擦除操作是否成功。

在本申请一实施方式中，第一判断单元241可根据本申请提供的三维非易失性存储器的数据擦除验证方法判断存储块231中被选择的顶部层级231A的擦除操作是否成功；同样地，第二判断单元242可根据本申请提供的三维非易失性存储器的数据擦除验证方法判断存储块231中被选择的底部层级231B的擦除操作是否成功。

验证单元(例如，第一验证单元243和第二验证单元244)用于在上述未通过层级擦除验证操作的相应层级中执行再擦除操作。

在本申请的一个实施方式中，第一验证单元243可用对未通过层级擦除验证操作的顶部层级231A执行再擦除操作；相应地，第二验证单元244可用对未通过层级擦除验证操作的底部层级231B执行再擦除操作。

上文中对包括两个层级的三维非易失性存储器结构进行了说明。事实上，随着三维非易失性存储器的存储量需求的不断增加，存储层级逐渐增大。可采用多堆叠技术，形成具有垂直堆叠在衬底上的多个层级(例如，包括顶部层级、中部层级和底部层级的三堆叠结构)的三维非易失性存储器。然而本领域技术人员可以理解的是，上文中描述的包括两个层级的三维非易失性存储器时涉及的内容和结构可完全或部分地适用于包括多层级的三维非易失性存储器，因此与其相关或相似的内容不再赘述。

下文将结合附图详细说明本申请实施方式提供的、用于上述三维非易失性存储器的数据擦除验证方法。图3是根据本申请的一个实施方式的、具有多个层级的存储块400的结构示意图。

作为示例，存储块400可包括衬底330、底部层级450和顶部层级452，其中底部层级450和顶部层级452沿垂直于衬底330的方向堆叠，底部层级450靠近衬底330，顶部层级452设置在底部层级450的顶部(远离衬底330)上。

在图3中，X方向和Y方向可为存储块400的字线(WL，Word Line)和位线(BL，BitLine)方向，而Z方向可为正交于X方向和Y方向的方向。

在一些实施方式中，衬底330可提供用于形成后续结构的平台。在一些实施方式中，衬底330可以是具有任何适当的半导体材料的任何适当的半导体衬底，例如单晶、多晶或单晶体半导体。例如，衬底330可包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、III-V化合物或其任何组合。在一些实施方式中，衬底330可包括在操作晶圆上形成的一层半导体材料，例如玻璃、塑料或另一半导体衬底。

衬底330的前表面330f在本申请中也被称为衬底的“主表面”或“顶表面”。堆叠结构(例如，底部层级450和顶部层级452)可布置在衬底330的前表面330f上。

在一些实施方式中，底部层级450和顶部层级452分别包括底部膜叠层335-1和顶部膜叠层335-2。底部膜叠层335-1和顶部膜叠层335-2可包括多个导体层454和电介质层456。在底部膜叠层335-1和顶部膜叠层335-2中的导体层454和电介质层456在Z方向上交替。每个导体层454可具有相同的厚度或具有不同的厚度。类似地，每个电介质层456可具有相同的厚度或具有不同的厚度。导体层454可包括导体材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层456可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。

在一些实施方式中，底部层级450和顶部层级452还可包括三维非易失性存储器的多个存储器单元340(图中椭圆形包围的部分)，其中存储器单元340可垂直地堆叠为存储串212，存储串212可穿过顶部膜叠层335-2和底部膜叠层335-1延伸，并包括底部垂直结构212-1和顶部垂直结构212-2。每个存储串212可包括沟道层338和功能层337。

在一些实施方式中，沟道层338包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施方式中，功能层337可包括隧穿层、存储层和阻挡层的复合层。每个存储串212可具有圆柱体形状(例如，立柱形状)。根据一些实施方式，沟道层338、隧穿层、存储层和阻挡层可沿着从立柱的中心朝着外表面的方向依次布置。

在一些实施方式中，在底部膜叠层335-1和顶部膜叠层335-2中的导体层454可充当存储器单元340的控制栅极(如图4所示的控制栅极333)。存储串212可包括在底部层级450中的存储串212的下端处(Z方向接近衬底330的端部)的下部选择栅极332(源极选择栅极)。存储串212还可包括在顶部层级452中的存储串212的上端处(Z方向远离衬底330的端部)的顶部选择栅极334(漏极选择栅极)。

在一些实施方式中，存储块400可包括在底部层级450中的存储串212的沟道层338的下端上的外延层458。对于每个存储串212，外延层458在本申请中可被称为“外延插塞”。

外延插塞458可接触沟道层338和在衬底330中的阵列单元阱主体345。外延插塞458可为下部选择栅极332的沟道。在一些实施方式中，阵列单元阱主体345可以是P型掺杂的，而掺杂源极线区域344可以是N型掺杂的。

在一些实施方式中，存储块400包括在顶部层级452和底部层级450两者中的绝缘层462。绝缘层462可包围存储串212并提供在邻近存储串212之间的隔离。

在一些实施方式中，在顶部层级452中的存储串212的顶部垂直结构212-2可实质上与在底部层级450中的底部垂直结构212-1对齐。在一些实施方式中，每个存储串212包括在顶部垂直结构212-2和底部垂直结构212-1之间的导电插塞460。导电插塞460可提供在位于底部垂直结构212-1中的沟道层338和位于顶部垂直结构212-2中的沟道层338之间的电连接，使得顶部垂直结构212-2和底部垂直结构212-1可为两个层级的存储块400形成存储串212，其中存储串212可提供与在具有单个层级的三维非易失性存储器中的存储串212相似的存储器功能。在一些实施方式中，导电插塞460包括多晶硅。

在一些实施方式中，每个膜叠层335-1和膜叠层335-2可包括阶梯结构，其中每个导电层454在X方向上的不同长度处终止。阶梯结构允许在字线和导电层454之间的电连接。

在一些实施方式中，存储块400包括垂直地穿透顶部层级452和底部层级450进入衬底330内的阵列公共源极(ACS)464。ACS464可电气地连接到掺杂源极线区域344。

因此，如果下部选择栅极332被接通，ACS 464可电气地连接到存储串212的下端。

进一步地，在本文中为了说明目的描述仅具有两个层级的三维非易失性存储器。类似的结构和功能可扩展到具有多于两个层级的三维非易失性存储器。

图4是如图3所示的存储块400的等效电路的电路示意图。

如图4所示，存储块400可包括两个层级，例如顶部层级452和底部层级450。存储块400还可包括具有多个堆叠式存储器单元340(图中椭圆形包围的部分)的存储串212，其中存储器单元340-1在底部层级450中以及存储器单元340-2在顶部层级452中。存储块400还包括在顶部层级452和底部层级450之间的导电插塞460。因此，顶部层级452中的存储器单元340-2可与底部层级450中的存储器单元340-1电气地连接以形成存储串212。存储串212还可包括在每个端部处的至少一个场效应晶体管(例如，MOSFET)，其分别由下部选择栅极BSG 332和顶部选择栅极TSG 334控制。上述两个晶体管可称为下部选择晶体管332-T和顶部选择晶体管334-T。堆叠式存储器单元340可由控制栅极333控制，控制栅极333包括与存储器单元340-1对应的控制栅极333-1和与存储器单元340-2对应的333-2，其中控制栅极333连接到存储块400的字线(未示出)。顶部选择晶体管334-T的漏极端子可连接到位线341，以及下部选择晶体管332-T的源极端子可连接到掺杂源极线区域344(参见图3)，ACS464可从掺杂源极线区域344形成，且可被整个存储块400中的存储串212共用。

图3和图4所示的存储器物理结构和电路等效结构仅包括具有顶部层级和底部层级的存储块的状态，进一步地，本申请还提供一种包括顶部层级、中部层级和底部层级的三维存储块的三维非易失性存储器及三维非易失性存储器的擦除验证方法。图5示出根据本申请的一个实施方式的、具有多个层级的三维存储块500的示意性电路图。

如图5所示，三维存储块500可包括三个层级，例如顶部层级452、中部层级454和底部层级450。三维存储块500还可包括具有多个堆叠式存储器单元340(图中椭圆形包围的部分)的存储串212，其中存储器单元340-1在底部层级450中，存储器单元340-3在中部层级454中，以及存储器单元340-2在顶部层级452中。三维非易失性存储器500还包括在顶部层级452和中部层级454之间以及在中部层级454与底部层级450之间的导电插塞460。因此，顶部层级452中的存储器单元340-2可与中部层级454中的存储器单元340-3，以及底部层级450中的存储器单元340-1电气地连接以形成存储串212。存储串212还可包括在每个端部处的至少一个场效应晶体管(例如，MOSFET)，其分别由下部选择栅极BSG 332和顶部选择栅极TSG 334控制。上述两个晶体管可称为下部选择晶体管332-T和顶部选择晶体管334-T。堆叠式存储器单元340可由控制栅极333控制，控制栅极333包括与存储器单元340-1对应的控制栅极333-1，与存储器单元340-3对应的333-3和与存储器单元340-2对应的333-2，其中控制栅极333连接到三维存储块500的字线(未示出)。顶部选择晶体管334-T的漏极端子可连接到位线341，以及下部选择晶体管332-T的源极端子可连接到掺杂源极线区域344(参见图3)，ACS 464可从掺杂源极线区域344形成，且可被整个存储器块中的存储串212共用。

在三维非易失性存储器中，每一层级中各行的存储单元连接于同一条字线WL，每一列中的存储单元串连接到同一条位线BL上。每条字线可对应一个页(page)，由多个页组成一个存储块(block)，还可由多个存储块组成一片(plane)。进一步地，在具有多个层级的三维非易失性存储器中，每个层级可被单独地处理，以进行有效地读取、写入和擦除，例如，三维非易失性存储器中每个层级可独立于其它层级执行擦除操作和擦除验证操作(层级擦除验证操作)。此外，还可在包括共用同一字线的存储器单元的存储器页面中执行读取和写入操作。

在常规的三维非易失性存储器的数据擦除验证方法中，可对存储器的任一层级进行擦除验证操作(例如，层级擦除验证操作)，具体地，施加至上述任一层级实施的擦除验证电压可以是一定值，其与对存储块的全部存储单元执行擦除验证操作中实施的擦除验证电压可相同。然而，因为在层级擦除验证操作中，施加至三维非易失性存储器中未选定层级(未实施擦除验证操作的层级)的通过电压Vpass比施加至选定层级(实施擦除验证操作的层级)的擦除验证电压Vver更高，会导致未选定层级的半块电阻较低，当仅将验证电压Vver设定为定值时，上述半块电阻的效应会影响擦除验证操作的结果从而导致擦除操作失败，进一步地，还使得已擦除存储单元的分布中包括过多的具有浅擦除效应的存储单元。

图6A至图6C是常规的三维非易失性存储器的数据擦除验证方法的等效电路的电路示意图。

具体地，如图6A至图6C所示，作为示例，三维非易失性存储器100可包括两个层级，例如顶部层级152和底部层级150。三维非易失性存储器100还可包括具有多个堆叠式存储器单元140的存储串112，其中存储器单元140-1在底部层级150中以及存储器单元140-2在顶部层级152。在顶部层级152中的存储器单元140-2可与在底部层级150中的存储器单元140-1电气地连接以形成存储串112。

在常规的擦除验证操作中，存储块和存储块中的每个层级都可被单独地擦除验证。例如，如图6A所示，可对包括全部存储单元的存储块执行擦除验证操作，具体地，可对全部的存储单元(整块)施加擦除验证电压Vver，以基于所施加的擦除验证电压Vver验证擦除操作是否成功。

作为一种选择，如图6B所示，也可先对存储块中底部层级150执行层级擦除验证操作。具体地，可对底部层级150施加擦除验证电压Vver，同时对顶部层级152(未实施擦除验证操作的层级)施加通过电压Vpass，基于所施加的擦除验证电压Vver验证擦除操作是否成功，其中，在底部层级150施加的擦除验证电压Vver可与上述对存储块施加的擦除验证电压Vver相同。

作为另一种选择，如图6C所示，也可先对存储块中顶部层级152执行层级擦除验证操作。具体地，可对顶部层级152施加擦除验证电压Vver，同时对底部层级150(未实施擦除验证操作的层级)施加通过电压Vpass，基于所施加的擦除验证电压Vver验证擦除操作是否成功，其中，在顶部层级152施加的擦除验证电压Vver可与上述对存储块施加的擦除验证电压Vver相同。

图7是根据常规的数据擦除验证方法获得的擦除验证电压与已擦除存储单元分布的关系图。

如上所述，在常规的擦除验证操作中，可将独立应用在顶部层级、底部层级以及存储块的擦除验证电压Vver设置为相同。换言之，擦除验证的操作可通过向其对应的存储单元施加单一擦除验证电压Vver来执行，并可通过感测上述存储单元的通断状态判断擦除操作是否成功。

如图7所示，曲线B、B1和B2分别为对存储块、顶部层级以及底部层级独立实施擦除验证操作，擦除验证电压与已擦除存储单元分布的关系曲线。在常规的擦除验证操作中，当将施加至顶部层级、底部层级以及存储块的擦除验证电压设置为相同时，可确定其各自的已擦除存储单元分布并不相同，具体地，对存储块实施擦除验证操作后，其已擦除存储单元分布的最大范围为S，对顶部层级实施擦除验证操作后，其已擦除存储单元分布的最大范围为S1，对底部实施擦除验证操作后，其已擦除存储单元分布的最大范围为S2。

此外，对一个存储块进行擦除操作时，如果该存储块仅有一部分字线(Wordline)被写入过数据，其余的字线(Wordline)未被使用，那么向该存储块写入新数据之后，受到硬件电气特性的影响，用户进行读取操作时数据位反转的概率会增大，即数据出错的概率会增大，这种现象称为浅擦除效应(Shallow Erase)。

在常规的层级擦除验证操作中(仅对存储块的至少一个层级执行操作)，存储块中待实施擦除验证操作的层级会被施加擦除验证电压Vver，存储块中未实施擦除验证操作的其它层级会被施加通过电压Vpass。当设定的擦除验证电压Vver为定值时，由于通过电压Vpass通常高于擦除验证电压Vver，因此，未实施擦除验证操作的其它层级通常会具有较低的半块电阻，存储块的源极和漏极的电阻会随之发生变化，进一步地，会影响流经在源极端子和漏极端子之间的存储器单元的相应电流，改变存储器单元的阈值电压Vth(半块电阻效应)。因此，当常规的层级擦除验证操作中仅将擦除验证电压设置为定值时，上述半块电阻效应会影响擦除操作的结果。

进一步地，在常规的层级擦除验证操作后，已擦除存储单元的分布中包括过多的具有浅擦除效应的存储单元，例如图7中对顶部层级实施擦除验证操作后已擦除存储单元分布的最大范围S1和对底部层级实施擦除验证操作后已擦除存储单元分布的最大范围S2均落在了浅擦除效应的存储单元范围Sa中。

基于上述问题，在执行层级擦除验证操作时，本申请一实施方式利用系统规则，选择与之相应的擦除验证电压Vver，并将其单独地施加在所选层级(层级擦除验证操作)上，可改善层级擦除验证操作后的已擦除存储单元分布，使其与对存储块整体执行全块擦除验证操作后的已擦除存储单元分布相同，并可减少层级擦除验证操作后已擦除储单元分布中的浅擦除区域。

下面将基于图2所示的本申请的三维非易失性存储器以及图3、图4和图5所示的存储器物理结构和电路结构，参照图1和图9描述根据本申请实施方式的、用于存储器的数据擦除方法和数据擦除验证方法。应该理解，虽然在描述数据擦除方法和数据擦除验证方法时采用了图3、图4和图5所示的物理结构和电路结构，但这仅仅是示例性的，本申请并不限于此。

此外，本申请实施例提供的三维非易失性存储器数据擦除验证方法中提到的擦除操作仅为对三维非易失性存储器数据执行的擦除操作，不包括擦除验证操作。

图1是根据本申请一个实施方式的三维非易失性存储器的数据擦除验证方法1000的流程图。如图1所示，三维非易失性存储器的数据擦除验证方法1000包括：

步骤S1，在存储块的多个层级中选择已进行擦除操作且未进行验证操作的第一层级来进行层级擦除验证。

步骤S2，对第一层级施加第一局部验证电压，从而验证对第一层级实施的擦除操作。

步骤S3，将第一局部验证电压设置为小于全局验证电压，全局验证电压为对第一层级对应的存储块进行全块擦除验证时所需的电压。

下面将对上述各个步骤进行详细的描述，以使本领域技术人员能够更加显而易见地知晓上述方法1000的具体实施。

在步骤S1中，三维非易失性存储器可包括多个存储块，如图4所示，存储块可包括多个、由顶部层级452和底部层级450组成的存储串212。作为一种选择，如图5所示，存储块也可包括多个、由顶部层级452、中部层级454和底部层级450中的存储单元组成的存储串212。可选择上述存储串212中任意一个已经执行擦除操作且未进行验证操作的层级作为第一层级进行层级擦除验证操作。层擦除验证操作(层级擦除验证操作)是指仅对存储块的至少一个层级执行擦除验证操作，而不对全部的存储块执行擦除验证操作。

在步骤S2中，对第一层级施加第一局部验证电压，以验证对其实施的擦除操作包括：在保持下部选择晶体管332-T导通的状态下，控制单元210控制电压发生单元220将局部擦除验证电压(Vver)施加到待验证的存储块的第一层级，并由层级擦除验证模块240的判断单元中与第一层级相对应的第一判断单元241执行数据擦除验证操作。可将局部擦除验证电压同时施加到预先被擦除的第一层级的所有字线WL或者逐个顺序地施加到这些字线WL。

开启擦除验证阶段(VER)后，控制单元210可控制电压发生单元220将局部擦除验证电压施加到已擦除且待验证的第一层级的字线WL。由于施加了局部擦除验证电压，因此第一层级的字线WL的电压上升。例如，字线WL的电压可从接地上升到约2.2V。此时，下部选择晶体管332-T由于施加有栅极偏置电压始终保持在导通状态，同时沟道也始终处于放电状态。

在步骤S3中，本申请一实施方式的施加到已擦除且未执行验证操作的第一层级的局部验证电压可进行调整，以满足局部验证电压小于与第一层级对应的所述存储块进行全块擦除验证时所需的全局验证电压。

具体地，在本申请一实施方式中，控制单元210可控制电压发生单元220将局部擦除验证电压施加至存储块中待实施擦除验证操作的第一层级的同时，还可控制电压发生单元220将通过电压Vpass施加至存储块中未实施擦除验证操作的其它层级。

在本申请一实施方式中，存储块包括在垂直于衬底330的方向上依次堆叠的底部层级450和顶部层级452，控制单元210可控制电压发生单元220将施加至底部层级452的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1和340-2)的全局擦除验证电压。

作为一种选择，控制单元210还可控制电压发生单元220将施加至顶部层级450的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1和340-2)的全局擦除验证电压。

进一步地，在本申请的另一实施方式中，存储块包括在垂直于衬底330的方向上依次堆叠的底部层级450和顶部层级452，控制单元210可控制电压发生单元220将施加至底部层级452的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1和340-2)的全局擦除验证电压，同时将施加至顶部层级450的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1和34-2)的全局擦除验证电压，以及将施加至顶部层级452的局部擦除验证电压设置为小于施加至底部层级450的擦除验证电压。

此外，在本申请的另一实施方式中，在包括两个层级的存储块中选择已进行擦除操作的第一层级的步骤之前，还包括：通过控制电路对存储块的第二层级进行写入操作或擦除操作。例如，可先对第二层级进行写入操作，之后对第一层级施加具有第一电压值的第一局部验证电压；或者可对第二层级进行擦除操作，之后对第一层级施加具有第二电压值的第一局部验证电压，在上述两种状态下，应使第一电压值大于第二电压值。

在本申请的另一实施方式中，存储块包括沿垂直于衬底330的方向依次堆叠的底部层级450、中部层级454和顶部层级452，其中底部层级450靠近衬底330，在三维非易失性存储器的擦除方法中，相应的调整局部擦除验证电压可包括：

控制单元210可控制电压发生单元220将施加至底部层级450的局部擦除验证电压设置为小于施加至存储块的全部存储单元的擦除验证电压。

作为一种选择，控制单元210还可控制电压发生单元220将施加至顶部层级452的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1、340-2和340-3)的全局擦除验证电压。

作为另一种选择，控制单元210还可控制电压发生单元220将施加至中部层级454的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1、340-2和340-3)的全局擦除验证电压。

进一步地，在本申请的另一实施方式中，存储块包括在垂直于衬底330的方向上依次堆叠的底部层级450、中部层级454和顶部层级452，其中底部层级450靠近衬底330，在三维非易失性存储器的擦除验证方法中，可相应的调整局部擦除验证电压包括：控制单元210可控制电压发生单元220将施加至底部层级450的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1、340-2和340-3)的全局擦除验证电压，将施加至顶部层级452的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1、340-2和340-3)的全局擦除验证电压，以及将施加至顶部层级452的局部擦除验证电压设置为小于施加至底部层级450的局部擦除验证电压。

进一步地，在本申请的另一实施方式中，存储块包括沿垂直于衬底330方向依次堆叠的底部层级450、中部层级454和顶部层级452，其中底部层级450靠近衬底330，在三维非易失性存储器的擦除验证方法中，相应的调整局部擦除验证电压可包括：控制单元210可控制电压发生单元220分别将施加至底部层级450、中部层级454和顶部层级452的局部擦除验证电压设置为小于施加至存储块的全部存储单元(340-1、340-2和340-3)的全局擦除验证电压，同时还将施加至顶部层级452的局部擦除验证电压设置为小于施加至中部层级454的局部擦除验证电压，以及将施加至中部层级454的局部擦除验证电压设置为小于施加至底部层级450的局部擦除验证电压。

此外，在本申请的另一实施方式中，在包括三个层级的存储块中选择已进行擦除操作的第一层级的步骤之前，还包括：在存储块的三个层级中选择第二层级，例如底部层级450，并可对第二层级进行写入操作或擦除操作。例如，可先对第二层级进行写入操作，之后对第一层级(例如，顶部层级452)施加具有第三电压值的第一局部验证电压；或者可对第二层级进行擦除操作，之后对第一层级施加具有第四电压值的第一局部验证电压，在上述两种状态下，应使第三电压值大于第四电压值。

进一步地，在本申请的另一实施方式中，在包括三个层级的存储块中选择已进行擦除操作的第一层级的步骤之前，还包括：在存储块的三个层级中选择第三层级，例如中部层级454，第三层级可不同于上述实施方式中的第二层级；第三层级也可是在上述实施方式中，选择第一层级和第二层级后剩余的层级。可对第三层级进行写入操作或擦除操作。例如，可先对第三层级进行写入操作，之后对第一层级(例如，顶部层级452)施加具有第五电压值的第一局部验证电压；或者可对第三层级进行擦除操作，之后对第一层级施加具有第六电压值的第一局部验证电压，在上述两种状态下，应使第五电压值大于第六电压值。

此外，作为另一种选择，本申请的另一实施方式中，在包括三个层级的存储块中选择已进行擦除操作的第一层级的步骤之前，还包括：在存储块的三个层级中选择第三层级，例如中部层级454，第三层级可不同于上述实施方式中的第二层级；第三层级也可是在上述实施方式中，选择第一层级和第二层级后剩余的层级。可对第三层级进行写入操作或擦除操作。例如，可先对第三层级进行写入操作，之后对第一层级(例如，顶部层级452)施加具有第七电压值的第一局部验证电压；或者可对第二层级和第三层级(例如，中部层级454和底部层级450)进行擦除操作，之后对第一层级施加具有第八电压值的第一局部验证电压，在上述两种状态下，应使第七电压值大于第八电压值。

图8是根据本申请提供的三维非易失性存储器的数据擦除验证方法获得的擦除验证电压与已擦除存储单元分布的关系图。

如图8所示，曲线B、B1和B2分别为根据本申请提供的数据擦除验证方法后，所选层级(存储块、顶部层级和底部层级)的擦除验证电压与已擦除存储单元分布的关系曲线。在上述擦除验证操作中，分别对施加至所选待实施擦除验证操作的层级(例如顶部层级和底部层级)的局部擦除验证电压进行选择，并满足局部擦除验证电压小于存储块进行擦除验证时所需的全局验证电压，可将其各自的已擦除存储单元分布调整为相同(S为对存储块实施擦除验证操作后的已擦除存储单元分布的最大范围，S1为对顶部单独层级实施擦除验证操作后的已擦除存储单元分布的最大范围，S2为对底部单独实施擦除验证操作后的已擦除存储单元分布的最大范围)，并且减少了层级擦除验证操作后的已擦除的存储单元分布的最大范围中浅擦除效应的存储单元的数量。

具体地，虽然在本申请实施例提供数据擦除验证操作中，存储块中未实施擦除验证操作的其它层级也被施加了通过电压Vpass，且通过电压Vpass高于局部擦除验证电压Vver，但是所选待擦除验证的层级的局部擦除验证电压可进行选择，并满足局部擦除验证电压小于存储块进行擦除验证时所需的全局验证电压，在该局部擦除验证电压Vver和通过电压Vpass的共同作用下，存储块的源极和漏极的电阻可维持为一定值，不会影响流经在源极端子和漏极端子之间的存储器单元的相应电流，因此，有效地避免了存储器单元的阈值电压Vth(半块电阻效应)的可能变化，进一步地，由于存储器单元的阈值电压Vth的稳定性，可有效避免已擦除的存储单元中出现具有浅擦除效应的存储单元。

此外，根据本申请的一个方面，本申请还提供一种三维非易失性存储器的擦除方法2000。三维非易失性存储器的数据擦除方法2000包括：

步骤S2001，在多个层级中选择第一层级。

步骤S2002，对第一层级进行擦除操作。

步骤S2003，在多个层级中选择已进行擦除操作的第一层级。

步骤S2004，对第一层级施加第一局部验证电压，以验证擦除操作。

步骤S2005，将第一局部验证电压设置为小于全局验证电压，全局验证电压为对第一层级对应的存储块进行擦除验证时所需的电压。

步骤2006，如果擦除操作成功，则擦除步骤结束；如果擦除操作失败，则重复擦除操作和擦除验证操作，直到擦除操作成功为止。

具体地，在步骤S2001和步骤S2002中，存储块可包括多个层级，可任意选择多个层级的至少一个层级(第一层级)进行擦除操作。响应于对存储块的第一层级执行擦除操作，在控制单元210的控制下，可向至少一个存储块的下部选择晶体管332-T施加偏置电压以使其导通。例如，控制单元210可控制电压发生单元220将偏置电压施加到存储块的下部选择晶体管332-T的栅极332，从而使下部选择晶体管332-T导通。具体地，可在擦除过程后半段的阵列单元阱主体345的电压下降过程中，可将偏置电压施加到存储块的下部选择晶体管332-T的栅极332并保持所述电压不变直至后续的擦除验证开始。

作为一个示例，可在向存储块施加擦除电压预定时间之后，向存储块的下部选择晶体管332-T的栅极332施加偏置电压以将其导通。例如，在擦除操作的结尾处并且在擦除电压下降期间向存储块的下部选择晶体管332-T施加栅极偏置电压以将其导通。进一步地，可在擦除操作的结尾处并且在下部选择晶体管332-T的栅极电压下降到使其关断的阈值之前，向下部选择晶体管332-T施加偏置电压。在一个具体的实施方式中，施加的偏置电压低于用于擦除操作的擦除电压。例如，擦除电压可为约为20V，偏置电压可约为6.5V。

由于在上文中描述三维非易失性存储器的擦除验证方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的步骤S2003至步骤S2005，因此与其相关或相似的内容不再赘述。

在步骤S2006中，层级擦除验证模块240的判断单元可获取存储块字线WL的当前电压，并根据所获取的当前电压是否达到目标值来判断层级擦除验证是否通过。具体地，在施加擦除验证电压Vver至待实施擦除验证的层级字线WL以及施加通过电压Vpass至未实施擦除验证的层级字线WL之后，可感测是否有电流流过存储单元串212，当有感测电流流过存储单元串212则视为擦除成功且通过层级擦除验证操作；反之，则视为擦除不成功且未通过层级擦除验证操作。在步骤2007中，如果判断数据擦除操作失败，方法返回到步骤2001，通过层级擦除验证模块240的验证单元进行第二次数据擦除操作，以及通过上述判断单元对上述再次执行数据擦除操作的层级进行第二次擦除验证操作，直到验证通过。

根据本申请的一个实施方式提供的三维非易失性存储器的擦除方法，所选待擦除验证的层级的局部擦除验证电压可进行选择，并满足局部擦除验证电压小于存储块进行全块擦除验证时所需的全局验证电压，在该局部擦除验证电压和通过电压(施加在未进行擦除验证的层级)的共同作用下，存储块的源极和漏极的电阻可维持为一定值，不会影响流经在源极端子和漏极端子之间的存储器单元的相应电流，因此，有效地避免了存储器单元的阈值电压(半块电阻效应)的可能变化，进一步地，由于存储器单元的阈值电压的稳定性，可有效避免已擦除的存储单元中出现具有浅擦除效应的存储单元。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。