三维存储器及其制造方法

技术领域

本发明主要涉及半导体领域，尤其涉及一种三维存储器及其制造方法。

背景技术

随着市场对存储密度要求的不断提高，二维存储器关键尺寸缩小已经到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。

三维存储器一般包括若干存储块(Block)以及位于存储块(Block)中的若干指存储区(Finger)。指存储区与指存储区之间一般通过栅线隙(Gate Line Slit,GLS)隔开。每个指存储区排列有多行沟道结构。在每个指存储区中的中间设置顶部选择栅极切线，以将指存储区的顶部选择栅极(TSG)分为两部分，并且从而可以将指存储区分为两个可编程(读/写)页。在每个指存储区中设置穿过顶部选择栅切线所在位置的虚设(Dummy)沟道结构。顶部选择栅切线是沿垂直方向贯穿堆叠结构的几个顶部选择栅极层的绝缘层。形成顶部选择栅切线需要经过光刻、刻蚀、灰化、剥离、沉积等工艺，过程复杂。

发明内容

本发明要解决的技术问题是提供一种三维存储器及其制造方法，可以用简化方式形成顶部选择栅极层的隔离结构。

为解决上述技术问题，本发明提供了一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底和位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的栅极层和绝缘层，所述栅极层包括位于所述堆叠结构顶部的至少一个顶部选择栅极层；形成垂直穿过所述堆叠结构的沟道孔及垂直穿过所述至少一个顶部选择栅极层的沟槽；在所述沟道孔和所述沟槽中在横截面上从外向内依次形成存储器层和沟道层，以隔离所述至少一个顶部选择栅极层。

在本申请的一实施例中，所述沟槽与任一沟道孔的位置不重合。

在本申请的一实施例中，上述方法还包括形成垂直穿过所述堆叠结构的栅线隙，所述栅线隙与所述沟槽的延伸方向相同，所述沟槽位于相邻的两个栅线隙之间。

在本申请的一实施例中，形成垂直穿过所述堆叠结构的沟道孔及垂直穿过所述至少一个顶部选择栅极层的沟槽的步骤，是使用同一光刻和刻蚀步骤。

在本申请的一实施例中，形成垂直穿过所述堆叠结构的沟道孔及垂直穿过所述至少一个顶部选择栅极层的沟槽的步骤中使用的光掩模，包括对应于所述沟道孔的第一图案和对应于所述沟槽的第二图案，所述第二图案包括不连续的椭圆形或跑道形。

在本申请的一实施例中，在所述沟道孔和所述沟槽中在横截面上从外向内依次形成存储器层和沟道层之前还包括：在所述沟道孔底部形成到达所述衬底的导电部，且在这一过程中，在所述沟槽中未形成导电部。

在本申请的一实施例中，形成垂直穿过所述堆叠结构的沟道孔及垂直穿过所述至少一个顶部选择栅极层的沟槽的步骤中：控制所述沟槽的特征尺寸，使得所述沟槽停留在仅贯穿所述栅极层中的顶部选择栅极层的深度。

本申请的另一方面提供一种三维存储器，包括衬底、堆叠结构、沟道结构和隔离结构。堆叠结构位于所述衬底上，所述堆叠结构包括交替堆叠的栅极层和绝缘层，所述栅极层包括位于所述堆叠结构顶部的至少一个顶部选择栅极层。沟道结构垂直穿过所述堆叠结构，所述沟道结构包括横截面上从外向内依次排列的存储器层和沟道层。隔离结构垂直穿过所述至少一个顶部选择栅极层，所述隔离结构包括横截面上从外向内依次排列的存储器层和沟道层。

在本申请的一实施例中，所述堆叠结构还包括位于所述至少一个顶部选择栅极层之上的绝缘盖层，所述隔离结构位于所述绝缘层盖层之下。

在本申请的一实施例中，所述栅极层还包括位于所述堆叠结构顶部的至少一个底部选择栅极层，且所述三维存储器还包括：另一隔离结构，垂直穿过所述至少一个底部选择栅极层。

在本申请的一实施例中，所述隔离结构的底部不设置沿着所述至少一个顶部选择栅极层的方向延伸的存储器层和沟道层。

在本申请的一实施例中，所述隔离机构与任一沟道孔的位置不重合。

在本申请的一实施例中，三维存储器还包括垂直穿过所述堆叠结构的栅线隙，所述栅线隙与所述隔离结构的延伸方向相同，所述隔离结构位于相邻的两个栅线隙之间。

在本申请的一实施例中，所述存储器层直接接触所述堆叠结构中的某一绝缘层。

在本申请的一实施例中，所述堆叠结构包括堆叠的多个堆栈。

与现有技术相比，本申请由于在形成沟道结构的过程中一并形成用于隔离顶部选择栅极层的隔离机构，因此与常规工艺相比，可以省略形成顶部选择栅切线所需的一系列步骤。

附图说明

包括附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本申请原理的作用。附图中：

图1是一种三维存储器的核心区布局示意图。

图2是图1所示三维存储器在顶部选择栅切线处的剖视结构。

图3是本申请一实施例的三维存储器的核心区布局示意图。

图4是图3所示三维存储器在顶部选择栅极层的隔离结构处的剖视结构。

图5是图4的正视图。

图6是本申请一实施例的三维存储器的制造方法流程图。

图7A-7E是本申请一实施例中的三维存储器的示例性制造过程中的剖面示意图。

图8是本申请一实施例中的三维存储器的示例性制造过程中的光掩模图案。

图9是本申请另一实施例的三维存储器在顶部选择栅极层的隔离结构处的剖视图。

图10是本申请又一实施例的三维存储器在顶部选择栅极层的隔离结构处的剖视图。

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

本申请的实施例描述三维存储器及其制造方法，可以简化顶部选择栅极层的隔离结构的制作工艺。

图1是示例性的三维存储器的核心区布局示意图。图2是图1所示三维存储器在顶部选择栅切线处的剖视结构。三维存储器100包括衬底101和形成在衬底101上的栅极层103和绝缘层104的堆叠结构102。三维存储器100 的核心区可包括多个指存储区110(图中示例3个)，各个指存储区110之间以贯穿堆叠结构的栅线隙120隔开。每个指存储区110中可包括多个(图中示例2个)可编程页112，各个可编程页112之间以贯穿顶部选择栅极层103a 的顶部选择栅切线122隔开。

每个指存储区110中布置多个沟道结构113。该沟道结构穿过栅极层和绝缘层来延伸，以便以串联配置方式形成晶体管的叠层，其中栅极层是晶体管的叠层的栅极。该晶体管的叠层形成三维存储器的存储器单元串。该存储器单元串包括例如相对于衬底的主表面在垂直方向上串联地布置的多个存储器单元、串选择晶体管和地选择晶体管。每个存储器单元可以存储数据。

多个虚设沟道结构114可穿过顶部选择栅切线122而布置。在一实施例中，虚设沟道结构114与沟道结构113一起形成，且因此虚设沟道结构114 等由与沟道结构113相同的材料形成。

图3是本申请一实施例的三维存储器的核心区布局示意图。图4是图3 所示三维存储器在顶部选择栅极层的隔离结构处的剖视结构。参考图3和图 4所示，本实施例的三维存储器300包括衬底301和形成在衬底301上的栅极层303和绝缘层304的堆叠结构302。堆叠结构302顶部的一个或多个栅极层 303a为顶部选择栅极层，作为是串选择晶体管的栅极。三维存储器300的核心区可包括多个指存储区310(图中示例3个)，各个指存储区310之间以贯穿堆叠结构的栅线隙320隔开。每个指存储区310中可包括多个(图中示例2 个)可编程页312，各个可编程页312之间以贯穿顶部选择栅极层303a的隔离结构322隔开。栅线隙320与隔离结构322的延伸方向相同，都是X方向。隔离机构322位于相邻的两个栅线隙320之间。在一个实施例中，隔离结构322取代顶部选择栅极切线原本的位置，并将两个栅线隙320之间的沟道结构313在Y方向上平均分为两个部分。隔离结构322的位置与任一沟道结构313的位置不重合。在图未示的另一实施例中，隔离结构322的位置与沟道结构313的位置重合。

每个块存储区310中布置多个沟道结构313。这些沟道结构313穿过前述栅极层303和绝缘层304来延伸，以便以串联配置方式形成晶体管的叠层，其中栅极层303是晶体管的叠层的栅极。该晶体管的叠层形成三维存储器的存储器单元串。每个存储器单元可以存储数据。

在一实施例中，隔离结构322与沟道结构313一起形成，且因此隔离结构322由与沟道结构313大致上相同的材料形成。参考图5所示，沟道结构313至少包括横截面上从外向内依次排列的存储器层313a和沟道层313b。相应地，隔离结构322包括横截面上从外向内依次排列的存储器层322a和沟道层322b。更具体地说，存储器层313a和322a可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。在一个实施例中，阻挡层、电荷捕获层和隧穿层的材料分别是氧化硅、氮化硅和氧化硅。沟道层313b和322b内还可分别设有填充层313c和322c。在一个实施例中，沟道层313b和322bd的材料可以是多晶硅。填充层313c和322c可以起到支撑物的作用。在一个实施例中，填充层的材料是氧化硅。填充层313c和 322c可以是实心的，在不影响器件可靠性的前提下也可以是中空的。在沟道结构313中，底部具有导电部314，使得沟道层313b通过导电部313d 与衬底301电性连接。在隔离结构322中，存储器层322b在底部直接接触堆叠结构中的某一绝缘层，而没有导电部或类似的结构。如图5所示，隔离结构322的各层在垂直方向延伸，隔离结构底部不设置沿着顶部选择栅极层303a的方向(图5中为水平方向)延伸的存储器层和沟道层。也就是说，填充层322c直接接触堆叠结构中的某一绝缘层。

在本申请的实施例中，沟道结构313和隔离结构322的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在本申请的实施例中，堆叠结构302可以是一次性堆叠形成，也可以是通过多个堆栈(deck)的多次堆叠形成。

图6是本申请一实施例的三维存储器的制造方法流程图。图7A-7E是本申请一实施例中的三维存储器的示例性制造过程中的剖面示意图。下面参考图 6和图7A-7E描述本申请一实施例的三维存储器的制造方法。

在步骤602，提供半导体结构。

如图7A所示，半导体结构包括衬底701和位于衬底上的堆叠结构710。堆叠结构710包括交替堆叠的多个伪栅极层711以及多个绝缘层712。伪栅极层711可包括位于堆叠结构710的顶部一层或多层的顶部选择伪栅极层 711a，还可包括位于第一堆栈的底部的底部选择伪栅极层711b。

该衬底701可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底701还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底701可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。

伪栅极层711以及绝缘层712可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。伪栅极层711以及绝缘层712具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。伪栅极层711以及绝缘层712 的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。

各种制造技术(诸如栅极首先制造技术、栅极最后制造技术等)可以用于制造三维存储器。如图7A所示，栅极最后制造技术使用伪栅极层711来便于存储器单元的沟道结构的形成，并在沟道结构的形成之后利用存储器单元的栅极代替伪栅极层711。为了利用栅极代替伪栅极层，移除伪栅极层并随后形成栅极层。栅极首先制造技术比存储器单元的沟道结构更早地形成存储器单元的栅极。在此制造技术中，作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。

在步骤604，形成垂直穿过堆叠结构的沟道孔及垂直穿过至少一个顶部选择栅极层的沟槽。

如图7B所示，形成垂直贯穿堆叠结构710到达衬底701的沟道孔715。并且，一并形成垂直穿过各个顶部选择栅极层711a的沟槽721。

在一个实施例中，使用同一光刻和刻蚀步骤来形成沟道孔715和沟槽 721。具体而言，合并沟道孔715和沟槽721的光掩模，通过一道光刻步骤将图案转移到半导体结构700上，并通过刻蚀来形成沟道孔715和沟槽721。该光掩模中包括对应于沟道孔的第一图案和对应于沟槽的第二图案。在一个实施例中，如图8所示，第一图案801是圆形，第二图案802是长条形。在图未示的另一实施例中，第二图案802包括不连续的椭圆形或跑道形。这些形状更类似于第一图案801，可以降低使用第一图案801刻蚀沟道孔 715时的负载效应(loadingeffect)。并且，不连续的椭圆形或跑道形的刻蚀时仍然能形成长条形的沟槽。参考图8所示，沟槽721(对应第二图案802) 沿着x方向延伸，以将沟道孔715(对应第一图案801)分为多个可编程页。

如图7B所示，沟槽721与任一沟道孔715的位置不重合。

在此步骤中，由于沟道孔715和沟槽721一并形成，需要在刻蚀沟道孔715时控制沟槽721的深度。在本申请的一实施例中，通过控制沟槽715 的特征尺寸(如图7B中的水平宽度)，使得沟槽721停留在仅贯穿各个顶部选择栅极层711a(图中示出4个)的深度。更具体而言，当特征尺寸在合适值时，刻蚀过程中产生的聚合物会堆积在沟槽底部，从而阻止进一步刻蚀。在一个实施例中，可通过预先的实验来确定满足预定刻蚀深度的沟槽721的特征尺寸。在其他实施例中，顶部选择栅极层711a的数量可以更多或更少。例如顶部选择栅极层711a的数量是3个，沟槽721贯穿3个顶部选择栅极层711a。

在步骤606，在沟道孔底部形成导电部。

如图7C所示，在各沟道孔715底部形成到底衬底701的导电部714。在一个实施例中，通过选择性外延生长(SEG)的方式从衬底701生长导电部714。由于沟槽721中缺少SEG所需的单晶硅，使用这种方式，可以避免在沟槽721中形成不希望的导电部。

在另一个实施例中，可以在形成沟道孔715之前，就预先在堆叠结构中形成导电部714。这样，在形成沟道孔715和沟槽721之后，无需再形成导电部。

在步骤608，在沟道孔和沟槽中在横截面上从外向内依次形成存储器层和沟道层，以隔离至少一个顶部选择栅极层。

如图7D所示，在沟道孔中在横截面上从外向内依次形成存储器层713a 和沟道层713b，并可选择性地形成填充层713c。类似地，在沟槽中在横截面上从外向内依次形成存储器层722a和沟道层722b，并可选择性地形成填充层722c。存储器层722a和沟道层722b，或者存储器层722a、沟道层722b 和填充层722c构成隔离结构，用来隔离顶部选择伪栅极层711a。填充层 713c和722c可以起到支撑物的作用。填充层713c和722c的材料可以是氧化硅。填充层713c和722c可以是实心的，在不影响器件可靠性的前提下也可以是中空的。沟道结构和隔离结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在形成存储器层和沟道层等之后，还在沟道结构顶部形成导电插塞。

如图7E所示，在各沟道结构顶部去除部分沟道层和填充层，并形成导电插塞，以引出晶体管的漏极。在一个实施例中，导电插塞的材料是多晶硅。

在上述方法后，再通过常规的工艺，即可得到本申请实施例的三维存储器。例如，形成垂直穿过堆叠结构的栅线隙(参考图3)，栅线隙与沟槽的延伸方向相同，每一沟槽位于相邻的两个栅线隙之间。在形成栅线隙之后，对于后栅极工艺而言，将通过栅线隙去除伪栅极层711，并替换为栅极层。

尽管图7A示出的堆叠结构包括1个堆栈，但是本领域技术人员可以理解，本公开的其他实施例中的堆叠结构包括更多(例如2个或更多)的堆栈。

在本实施例中，在形成沟道结构的过程中一并形成用于隔离顶部选择栅极层的隔离机构，因此与常规工艺相比，可以省略形成顶部选择栅切线所需的一系列步骤。

图9是本申请另一实施例的三维存储器在顶部选择栅极层的隔离结构处的剖视图。参考图9所示，本实施例中，半导体结构还包括位于堆叠结构302之上的绝缘盖层305。绝缘盖层305的材料与绝缘层304的材料相同，例如为氧化硅。隔离结构922位于绝缘盖层305之下，因而并未贯穿绝缘盖层305，而只贯穿各层顶部选择栅极层303a。由于绝缘盖层305中没有隔离结构中的各层材料，本实施例减少了绝缘盖层305所受的应力。而且，沟道结构中的导电插塞315的垂直高度位于绝缘盖层305中，省略绝缘盖层305中的隔离结构，可以避免隔离结构中的导电材料由于距离过近而对导电插塞315中的信号造成串扰。

图10是本申请又一实施例的三维存储器在顶部选择栅极层的隔离结构处的剖视图。参考图10所示，本实施例中，栅极层303还包括位于堆叠结构302底部的至少一个底部选择栅极层303b(图中示例4个)。三维存储器还包括另一隔离结构323，垂直穿过各个底部选择栅极层303b。在一个实施例中，隔离结构323可以使用单一的绝缘材料，例如氧化硅、氮氧化硅等。在一个实施例中，隔离结构323可以使用多种绝缘材料配合。

16.所述隔离结构的底部不设置存储器层和沟道层。同时在说明书中补充，所述隔离结构的底部可以设置也可以不设置存储器层和沟道层。

在本发明的上下文中，三维存储器可以是3D闪存，例如3D NAND闪存。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。