半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，GAA)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。

然而，半导体器件的性能仍然需要改善。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有源漏掺杂层；在所述源漏掺杂层表面形成沟道柱，所述沟道柱包括第一区、第二区和第三区，所述第二区位于所述第一区上，所述第三区位于所述第二区上；在所述第二区的沟道柱的侧壁上形成环绕所述沟道柱的凹槽；在所述凹槽内形成栅结构。

可选的，还包括：在形成所述凹槽前，在所述沟道柱顶部表面形成第一阻挡层；在所述沟道柱侧壁表面形成侧墙，所述侧墙位于所述第三区内。

可选的，还包括：在形成所述凹槽前，在所述源漏掺杂层表面形成第二阻挡层，所述第二阻挡层位于所述第一区内。

可选的，形成所述凹槽的方法包括：在形成所述第一阻挡层、第二阻挡层和侧墙后，减薄所述沟道柱的侧壁。

可选的，所述减薄沟道柱的侧壁的工艺包括干法刻蚀工艺。

可选的，所述干法刻蚀工艺的参数包括：采用的气体包括CF

可选的，形成所述侧墙的方法包括：在形成所述第一阻挡层后，在所述源漏掺杂层表面形成阻挡材料层，所述阻挡材料层暴露出所述第三区的沟道柱侧壁表面；在形成所述阻挡材料层后，在所述沟道柱暴露的侧壁表面形成所述侧墙。

可选的，形成所述阻挡材料层的方法包括：在形成所述第一阻挡层后，在所述源漏掺杂层表面、所述第一阻挡层表面以及所述沟道柱侧壁表面形成初始阻挡材料层，刻蚀所述初始阻挡材料层，直至暴露出所述第三区的沟道柱侧壁表面。

可选的，还包括：在形成所述侧墙后，且在形成所述凹槽前，在所述源漏掺杂层表面形成第二阻挡层，所述第二阻挡层位于所述第一区内；形成所述第二阻挡层的方法包括：在形成所述侧墙后，刻蚀所述阻挡材料层，直至暴露出所述第二区的沟道柱的侧壁。

可选的，所述第一阻挡层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，在垂直于所述衬底表面的方向上，所述第二阻挡层的厚度范围为10纳米至50纳米。

可选的，所述第二阻挡层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，在形成所述凹槽前，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，所述第一宽度的范围为5纳米至40纳米。

可选的，在形成所述凹槽后，在垂直于所述沟道柱侧壁面的方向上，在所述凹槽范围内的沟道柱的部分具有第二宽度，所述第二宽度的范围为3纳米至5纳米。

可选的，所述栅结构包括：位于所述凹槽暴露的沟道柱的侧壁表面上的栅介质层；位于所述栅介质层表面的功函数层；以及位于所述功函数层表面的栅电极层。

相应的，本发明的技术方案还提供一种采用上述任一形成方法所形成的半导体结构，包括：衬底，所述衬底上具有源漏掺杂层；位于所述源漏掺杂层表面的沟道柱，所述沟道柱包括第一区、第二区和第三区，所述第二区位于所述第一区上，所述第三区位于所述第二区上；位于第二区的沟道柱的侧壁上的环绕所述沟道柱的凹槽；位于所述凹槽内的栅结构。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，由于在所述第二区的沟道柱的侧壁上形成环绕所述沟道柱的凹槽，因此，减小了凹槽内的沟道柱侧壁间的间距，同时，第一区和第三区的沟道柱的侧壁之间的间距未减小。一方面，由于第三区的沟道柱的侧壁之间的间距未减小，即，所述沟道柱顶部面积较大，后续形成与所述沟道柱互连的互连结构时，所述互连结构的图形与所述沟道柱的图形的套刻精度可以误差更大，因此，减小了后续形成所述互连结构的工艺的难度；另一方面，由于减小了凹槽内的沟道柱侧壁间的间距，即减小了栅结构与沟道柱中心部分的间距，因此，不仅增加了栅结构对沟道柱中的电子的控制能力，以能够减小所述沟道柱中的漏电流，还减少了所述沟道柱内非耗尽层的区域，即，增加了沟道柱内的耗尽层占据的空间的比例，使得源、漏之间形成漏电的电子更易耗尽。从而，在减小了后续形成所述互连结构的工艺的难度的同时，使得半导体器件不易产生漏电，改善了半导体器件的短沟道效应，提高了半导体器件的性能。不仅如此，由于所述第一区的沟道柱的侧壁之间的间距未减小，使得所述沟道柱与所述源漏掺杂层的接触面积较大，因此，减小了所述沟道柱与所述源漏掺杂层之间的接触电容，从而进一步提高了半导体器件的性能。

附图说明

图1至图2是一种垂直纳米线晶体管的形成方法各步骤的剖面结构示意图；

图3至图10是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。

具体实施方式

如背景技术所述，半导体器件的性能仍然需要改善。

以下结合附图进行详细说明，半导体器件的性能仍然需要改善的原因，图1至图2是一种垂直纳米线晶体管的形成方法各步骤的剖面结构示意图。

请参考图1，提供衬底10，所述衬底表面具有源漏掺杂层11；在所述衬底上形成沟道柱12，在垂直于所述衬底的方向上，所述沟道柱12的两端具有所述晶体管的源极和漏极。

所述源漏掺杂层11用于作为所述晶体管的源极或漏极。

在垂直于所述沟道柱12的侧壁的方向上，所述沟道柱12具有宽度A1。

请参考图2，在所述源漏掺杂层11表面形成介质层14；在形成所述介质层14后，在所述沟道柱12的侧壁表面上，形成环绕所述沟道柱12的栅结构13。

上述实施例中，形成了集成度更高、工作电流更大的栅结构。

然而，为了使后续形成与所述沟道柱12互连的互连结构时，所述互连结构的图形与所述沟道柱12的图形的套刻精度可以误差更大，以减小后续形成所述互连结构的工艺的难度，形成的沟道柱12顶部面积较大，即，沟道柱12的宽度A1较宽。一方面，所述宽度A1较宽，造成栅结构13距离沟道柱12的中心区域较远，因此栅结构13对沟道柱12的中心区域的电子控制能力差，从而，沟道柱12内容易产生漏电，导致半导体器件的性能较差；另一方面，所述宽度A1较宽，造成沟道柱12内的耗尽层占据的比例小，因此所述源极和漏极之间的电子耗尽慢，从而所述源极和漏极之间容易出现由于漏电引起的短沟道效应，导致半导体器件的性能较差。

为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有源漏掺杂层；在所述源漏掺杂层表面形成沟道柱，所述沟道柱包括第一区、第二区和第三区，所述第二区位于所述第一区上，所述第三区位于所述第二区上；在所述第二区的沟道柱的侧壁上形成环绕所述沟道柱的凹槽；在所述凹槽内形成栅结构。从而，形成的半导体结构的性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图10是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。

请参考图3，提供衬底100，所述衬底100上具有源漏掺杂层110。

所述衬底100的材料为半导体材料。

在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在所述衬底100上形成所述源漏掺杂层110的工艺包括外延生长工艺。

在本实施例中，在外延生长形成所述源漏掺杂层110的同时，对所述源漏掺杂层110原位掺杂以掺入掺杂离子。

当后续形成的栅极结构用于形成P型器件时，所述源漏掺杂层110的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。

当后续形成的栅极结构用于形成N型器件时，所述源漏掺杂层110的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。

请参考图4，在所述源漏掺杂层110表面形成沟道柱120，所述沟道柱120包括第一区I、第二区II和第三区III，所述第二区II位于所述第一区I上，所述第三区III位于所述第二区II上。

在本实施例中，在所述沟道柱120顶部表面形成第一阻挡层130。

所述第一阻挡层130，用于保护所述沟道柱120的顶部表面，从而，减少所述沟道柱120的顶部表面在后续的半导体结构的形成工艺中收到损害。

形成所述沟道柱120和所述第一阻挡层130的方法包括：在所述源漏掺杂层110表面形成沟道柱材料层(未图示)；在所述沟道柱材料层表面形成第一阻挡层材料层(未图示)；在部分所述第一阻挡层材料层表面形成第一图形化层；以所述第一图形化层为掩膜，刻蚀所述第一阻挡层材料层和所述沟道柱材料层，直至暴露出所述源漏掺杂层110表面。

形成所述沟道柱材料层和所述第一阻挡层材料层的工艺包括沉积工艺或外延生长工艺。

刻蚀所述第一阻挡层材料层和所述沟道柱材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述第一阻挡层材料层和所述沟道柱材料层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括CH

在本实施例中，所述沟道柱120的材料为硅。在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，在垂直于所述沟道柱120侧壁面的方向上，所述沟道柱具有第一宽度A，所述第一宽度A的范围为5纳米至40纳米。

所述第一宽度A的范围合适，即，所述第一宽度A的范围为5纳米至40纳米，一方面，所述沟道柱120的顶部的宽度较宽，从而后续在所述沟道柱120顶部形成与所述沟道柱120互连的互连结构时，所述互连结构的图形与所述沟道柱120的图形的套刻精度可以误差更大，因此，减小了后续形成所述互连结构的工艺的难度；另一方面，所述沟道柱120与所述源漏掺杂层110的接触面积较大，因此，减小了所述沟道柱120与所述源漏掺杂层110之间的接触电容，从而提高了半导体器件的性能。

所述第一阻挡层130的材料包括SiN、SiON、SiNCe或SiBCN。

在本实施例中，后续在在所述第二区II的沟道柱120的侧壁上形成环绕所述沟道柱120的凹槽160，具体形成所述凹槽160的过程请参考图5至图9。

请参考图5，在形成所述第一阻挡层130后，在所述源漏掺杂层110表面、所述第一阻挡层130表面以及所述沟道柱120侧壁表面形成初始阻挡材料层140。

所述初始阻挡材料层140用于后续形成阻挡材料层。

形成所述初始阻挡材料层140的工艺包括沉积工艺或旋涂工艺。

在本实施例中，形成所述初始阻挡材料层140的工艺包括化学气相沉积工艺。

所述初始阻挡材料层140的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

在本实施例中，所述初始阻挡材料层140的材料为氧化硅。

请参考图6，形成所述初始阻挡材料层140后，形成阻挡材料层141，所述阻挡材料层141暴露出所述第三区III的沟道柱120侧壁表面。

所述阻挡材料层141，一方面，为后续形成侧墙提供支撑，从而后续能够在第三区III的沟道柱120侧壁面上形成侧墙，另一方面，用于保护所述第一区I和第二区II的沟道柱120以及源漏掺杂层110，避免所述第一区I和第二区II的沟道柱120以及源漏掺杂层110受到后续形成所述侧墙的工艺的影响。

在本实施例中，所述阻挡材料层141还用于作为后续形成第二阻挡层的材料。

形成所述阻挡材料层141的方法包括：刻蚀所述初始阻挡材料层140，直至暴露出所述第三区III的沟道柱120侧壁表面。

刻蚀所述初始阻挡材料层140的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述初始阻挡材料层140的工艺为干法刻蚀工艺。

所述阻挡材料层141的材料由所述初始阻挡材料层140提供，因此，所述阻挡材料层141的材料与所述初始阻挡材料层140相同。

请参考图7，在形成所述阻挡材料层141后，在所述沟道柱120暴露的侧壁表面形成侧墙150，所述侧墙150位于所述第三区III内。

所述侧墙150用于后续在沟道柱120的侧壁上形成凹槽时，保护第三区III的沟道柱120的形貌不受损害，从而能够在形成所述凹槽的同时，使所述第三区III的沟道柱120仍然具有所述第一宽度A。

形成所述侧墙150的工艺包括沉积工艺。

在本实施例中，所述沉积工艺为化学气相沉积工艺。

所述侧墙150的材料与所述阻挡材料层141的材料不同，因此，后续刻蚀所述阻挡材料层141以形成第二阻挡层时，刻蚀所述阻挡材料层141的刻蚀气体或刻蚀溶液能够对所述阻挡材料层141的材料和所述侧墙150的材料具有不同的刻蚀速率，从而能够避免刻蚀所述阻挡材料层141的刻蚀工艺对所述侧墙150的影响。

所述侧墙150的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

在本实施例中，所述侧墙150的材料为氮化硅。

请参考图8，在形成所述凹槽前，在所述源漏掺杂层110表面形成第二阻挡层142，所述第二阻挡层142位于所述第一区I内。

一方面，所述第二阻挡层142用于保护所述源漏掺杂层110和所述第一区I内的沟道柱120，减少后续形成凹槽的工艺对所述源漏掺杂层110和所述第一区I内的沟道柱120造成的损伤，并且，能够在形成所述凹槽的同时，使所述第一区I内的沟道柱120仍然具有所述第一宽度A；另一方面，所述第二阻挡层142还用于隔离相邻的半导体器件的电流，以达到绝缘的目的。

在本实施例中，形成所述第二阻挡层142的方法包括：在形成所述侧墙150后，刻蚀所述阻挡材料层141，直至暴露出所述第二区II的沟道柱120的侧壁。

刻蚀所述阻挡材料层141的工艺包括湿法刻蚀工艺或干法刻蚀工艺。

在本实施例中，刻蚀所述阻挡材料层141的工艺为干法刻蚀工艺。

在另一实施例中，形成第二阻挡层的方法包括：在形成所述凹槽前，在所述源漏掺杂层表面形成第二阻挡层，所述第二阻挡层位于所述第一区内。形成所述第二阻挡层的工艺包括沉积工艺。

在本实施例中，由于所述阻挡材料层141为形成所述第二阻挡层142提供材料，因此，所述第二阻挡层142的材料和所述阻挡材料层141的材料相同。

在另一实施例中，所述第二阻挡层的材料和所述阻挡材料层的材料不同。

在本实施例中，在垂直于所述衬底100表面的方向上，所述第二阻挡层142的厚度范围为10纳米至50纳米。

所述第二阻挡层的厚度过小，无法很好的保护所述源漏掺杂层110表面和第一区I内的沟道柱120，并且也影响隔离相邻器件之间的电流的绝缘效果；所述第二阻挡层的厚度过大，导致后续能够形成凹槽的沟道柱120的侧壁面积变少，从而在垂直于所述衬底100的方向上，形成的凹槽的尺寸变小，影响了所述凹槽对减少沟道柱120的漏电流的效果；因此，合适的第二阻挡层142的厚度范围，即，当所述第二阻挡层142的厚度范围为10纳米至50纳米时，即能保护所述源漏掺杂层110表面和第一区I内的沟道柱120不受后续形成凹槽的工艺的影响，并起到较好的绝缘作用，同时，还能够为形成凹槽提供足够的沟道柱120的侧壁面积，使后续形成的凹槽能够起到较好的减少沟道柱120内的漏电流的作用。

请参考图9，在所述第二区II的沟道柱120的侧壁上形成环绕所述沟道柱120的凹槽160。

由于在所述第二区II的沟道柱120的侧壁上形成环绕所述沟道柱120的凹槽160，因此，减小了凹槽160内的沟道柱120侧壁间的间距，同时，第一区I和第三区III的沟道柱120的侧壁之间的间距未减小。一方面，由于第三区III的沟道柱120的侧壁之间的间距未减小，即，所述沟道柱120的顶部在形成凹槽160后，仍然具有较大的宽度尺寸，后续形成与所述沟道柱120互连的互连结构时，所述互连结构的图形与所述沟道柱120的图形的套刻精度可以误差更大，因此，减小了后续形成所述互连结构的工艺的难度；另一方面，在垂直于衬底100的方向上，所述沟道柱120的两侧具有源极和漏极，由于减小了凹槽160内的沟道柱120侧壁间的间距，即减小了栅结构与沟道柱120中心部分的间距，因此，不仅增加了栅结构对沟道柱120中的电子的控制能力，以能够减小所述沟道柱120中的漏电流，还减少了所述沟道柱120内非耗尽层的区域，即，增加了沟道柱120内的耗尽层占据的空间的比例，使得所述源极、漏极之间形成漏电的电子更易耗尽。从而，在减小了后续形成所述互连结构的工艺的难度的同时，使得半导体器件不易产生漏电，改善了半导体器件的短沟道效应，提高了半导体器件的性能。

不仅如此，由于所述第一区I的沟道柱120的侧壁之间的间距未减小，使得所述沟道柱120与所述源漏掺杂层110之间仍然具有较大的接触面积，因此，减小了所述沟道柱120与所述源漏掺杂层110之间的接触电容，从而提高了半导体器件的性能。

形成所述凹槽160的方法包括：在形成所述第一阻挡层130、第二阻挡层142和侧墙150后，减薄所述沟道柱120的侧壁。

减薄所述沟道柱120的侧壁的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，减薄所述沟道柱120的侧壁的工艺包括干法刻蚀工艺。

所述干法刻蚀工艺的工艺参数包括：采用的气体包括CF

在本实施例中，在形成所述凹槽160后，在垂直于所述沟道柱120侧壁面的方向上，在所述凹槽160范围内的沟道柱120的部分具有第二宽度B。

由于所述第二宽度B为减薄沟道柱120侧壁后的沟道柱120的宽度，因此所述第二宽度B小于所述第一宽度A。

所述第二宽度B的范围为3纳米至5纳米。

所述第二宽度B较大，则，后续形成的栅结构与沟道柱120中心部分的间距仍然较大，因此，影响栅结构对沟道柱120中的电子的控制能力，并且所述沟道柱120中耗尽层的占据比例不够高，影响形成凹槽后的沟道柱的结构，对所述源极、漏极之间形成漏电的电子耗尽效果；所述第二宽度B较小，导致沟道柱120的栅结构下耗尽层、甚至沟道互相接触，从而导致沟道柱120上的栅结构的器件功能互相之间受到影响。因此，所述第二宽度B的范围合适，即所述第二宽度B的范围为3纳米至5纳米时，一方面，能够有效增加栅结构对沟道柱120中的电子的控制能力，以能够减小所述沟道柱120中的漏电流，并且还能够增加沟道柱120内的耗尽层占据的空间的比例，使得所述源极、漏极之间形成漏电的电子更易耗尽，另一方面，沟道柱120上的栅结构的器件功能不会受到影响。

在本实施例中，在形成所述凹槽160后，去除所述侧墙150。

去除所述侧墙150的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

请参考图10，在所述凹槽160内形成栅结构170。

形成所述栅结构170的方法包括：在所述源漏掺杂层110表面、所述凹槽160内的沟道柱120侧壁表面，形成栅结构材料层(未图示)；刻蚀所述栅结构材料层，以形成所述栅结构170。

形成栅结构材料层的工艺包括沉积工艺。

刻蚀所述栅结构170的工艺包括干法刻蚀工艺。

在本实施例中，所述栅结构170环绕所述凹槽160内的沟道柱120。

在另一实施例中，所述栅结构170部分环绕所述凹槽160内的沟道柱120。

在本实施例中，所述栅结构170包括：位于所述凹槽160暴露的沟道柱120的侧壁表面上的栅介质层(未图示)；位于所述栅介质层表面的功函数层(未图示)；以及位于所述功函数层表面的栅电极层(未图示)。

在本实施例中，所述栅介质层的材料为K值大于3.9的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。

在其他实施例中，所述栅介质层的材料包括氧化硅。

在本实施例中，所述功函数层的材料包括氮化钛。

所述栅电极层的材料包括金属材料。

所述栅电极层的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，所述栅电极层的材料为钨。

在本实施例中，所述栅结构170位于所述第二区II内，且与第三区III的沟道柱的表面之间不接触，从而确保所述栅结构170与所述第三区III的沟道柱120部分之间不会产生漏电，提高了半导体器件的性能。

在本实施例中，在形成所述栅结构170后，在所述栅结构170表面、所述第一阻挡层130表面、所述沟道柱120暴露的表面以及所述第二阻挡层142表面形成第一保护层180。

所述第一保护层180，一方面，用于隔离栅结构170与沟道柱120之间的漏电流，另一方面，用于保护所述栅结构170表面、所述第一阻挡层130表面、所述沟道柱120暴露的表面以及所述第二阻挡层142表面，不受后续形成第一插塞、第二插塞和第三插塞的工艺的影响。

形成所述第一保护层180的工艺包括沉积工艺。

所述第一保护层180的材料包括氧化硅。

在本实施例中，形成所述第一保护层180后，在所述第一保护层180内和所述第二阻挡层142内形成第一插塞191，并且所述第一插塞191位于所述源漏掺杂层110表面。

所述第一插塞191与源漏掺杂层110电互连。

所述第一插塞191的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，形成所述第一保护层180后，在所述第一阻挡层130内以及所述第一保护层180内形成第二插塞192，并且所述第二插塞192位于所述沟道柱120表面。

所述第二插塞192与沟道柱120电互连。

所述第二插塞192的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

在本实施例中，形成所述第一保护层180后，在所述第一保护层180内形成第三插塞193，并且所述第三插塞193位于栅结构170表面。

所述第三插塞193与栅结构170电互连。

所述第三插塞193的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。

相应的，本发明实施例还提供一种采用上述形成方法所形成的半导体结构，请参考图10，包括：衬底100，所述衬底100上具有源漏掺杂层110；位于所述源漏掺杂层100表面的沟道柱120，所述沟道柱120包括第一区I、第二区和II第三区III，所述第二区II位于所述第一区I上，所述第三区III位于所述第二区II上；位于第二区II的沟道柱120的侧壁上的环绕所述沟道柱120的凹槽160；位于所述凹槽160内的栅结构170。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。