一种基于现场可编程门阵列的数据处理方法及装置

技术领域

本发明涉及数据处理技术领域，具体涉及一种基于现场可编程门阵列的数据处理方法及装置。

背景技术

目前，电力系统控制保护设备需要采集一次设备的电压和电流等信息，对于变压器保护、母线保护以及集中式保护装置来说，需要能够快速采集和处理数据。

现有技术中，广泛采用现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)+中央处理器(Central Processing Unit，简称CPU)架构的数据采集板卡进行数据的采集和处理，由FPGA进行数据采集，然后将采集到的数据直接转发给CPU，由CPU进行数据处理，CPU再将处理过的数据发送到另一块控制保护板卡的CPU进行控制保护逻辑运算。上述这种数据处理方式，没有充分利用数据采集板卡的CPU，浪费了数据采集板卡的CPU资源，同时由于数据链路的固定延时大，大大增加了处理延时，不利于高实时应用场合，降低了数据处理效率。

发明内容

针对现有技术中的问题，本发明实施例提供一种基于现场可编程门阵列的数据处理方法及装置，能够至少部分地解决现有技术中存在的问题。

一方面，本发明提出一种基于现场可编程门阵列的数据处理方法，包括：

通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；

在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；

将所述上传数据发送给中央处理器。

另一方面，本发明提供一种基于现场可编程门阵列的数据处理装置，包括：

获得单元，用于通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；

处理单元，用于在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；

上传单元，用于将所述上传数据发送给中央处理器。

再一方面，本发明提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一实施例所述基于现场可编程门阵列的数据处理方法的步骤。

又一方面，本发明提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述任一实施例所述基于现场可编程门阵列的数据处理方法的步骤。

本发明实施例提供的基于现场可编程门阵列的数据处理方法及装置，能够通过至少一个通信接口定时采集数据，获得至少一个所述通信接口的采集数据，然后在检测到数据同步合并触发信号之后对至少一个通信接口的采集数据进行同步和合并处理，获得上传数据，再将上传数据发送给中央处理器，由于在本地实现数据的采集、同步和合并的处理，减少了数据的处理流程，提高了数据的处理效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1是本发明一实施例提供的基于现场可编程门阵列的数据处理系统的结构示意图。

图2是本发明一实施例提供的基于现场可编程门阵列的数据处理方法的流程示意图。

图3是本发明另一实施例提供的基于现场可编程门阵列的数据处理方法的流程示意图。

图4是本发明一实施例提供的FPGA的结构示意图。

图5是本发明另一实施例提供的基于现场可编程门阵列的数据处理系统的结构示意图。

图6是本发明一实施例提供的基于现场可编程门阵列的数据处理方法的数据处理流程示意图。

图7是本发明一实施例提供的基于现场可编程门阵列的数据处理装置的结构示意图。

图8是本发明另一实施例提供的基于现场可编程门阵列的数据处理装置的结构示意图。

图9是本发明一实施例提供的电子设备的实体结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

为了便于理解本申请提供的技术方案，下面先对本申请技术方案的研究背景进行简单说明。电力系统控制保护设备需要采集一次设备电压和电流等信息，随着过程层数据的数字化，大量采样数据需要经光纤接入控制保护设备的CPU处理插件。目前数字化变电站常用的采样数据上送方式是通过IEC61850-9-2通信协议，物理层为100M/1000M光纤以太网，对于变压器保护、母线保护以及集中式保护的装置来说，大量实时采样数据通过光纤传输，采样速率可以从4kSPS至100kSPS变化。因此，本发明实施例提供一种基于现场可编程门阵列的数据处理方法，以提高数据的处理效率。

图1是本发明一实施例提供的基于现场可编程门阵列的数据处理系统的结构示意图，如图1所示，本发明实施例提供的基于现场可编程门阵列的数据处理系统包括FPGA1和CPU2，FPGA1包括多个通信接口，每个通信接口为高速通信接口，每个通信接口可以通过光纤进行数据传输，每个通信接口的数据传输速率大于第一预设值。FPGA1和CPU2通过总线传输数据，所述总线可以为PCI-Express总线(简称PCIE总线)。FPGA1用于执行本发明实施例提供的基于现场可编程门阵列的数据处理方法，进行数据的采集、同步合并和上传。CPU2用于对FPGA1上传的数据进行控制保护逻辑运算。其中，FPGA1还包括IO数据接口，IO数据接口为低速通信接口，IO数据接口的数据传输速率小于第二预设值。其中，所述第一预设值和第二预设值根据实际经验进行设置，本发明实施例不做限定。

图2是本发明一实施例提供的基于现场可编程门阵列的数据处理方法的流程示意图，如图2所示，本发明实施例提供的基于现场可编程门阵列的数据处理方法，包括：

S201、通过至少一个通信接口定时采集数据，获得所述至少一个通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；

具体地，FPGA可以通过至少一个通信接口定时采集数据，获得所述至少一个通信接口的采集数据。其中，每个通信接口为高速通信接口，可以外接光纤，每个通信接口的数据传输速率大于第一预设值。所述第一预设值根据实际经验进行设置，本发明实施例不做限定。所述定时根据实际经验进行设置，本发明实施例不做限定。

例如，所述预设值为10Mbps，数据传输速率大于10Mbps通信接口为高速通信接口。FPGA可以每10微秒采集一次数据。

S202、在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；

具体地，FPGA在获得所述至少一个通信接口的采集数据之后，可以存储所述至少一个通信接口的采集数据，然后在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据。其中，所述数据同步合并触发信号可以定时产生，也可以由某个通信接口触发产生，根据实际需要进行设置，本发明实施例不做限定。所述上传数据可以包括每个通信接口的接口标识以及对应的数据报文。

例如，FPGA可以采用插值算法对所述至少一个通信接口的采集数据进行同步调整，然后将调整后的数据进行合并，从而获得上传数据。其中，对采集数据的同步以及合并的具体处理过程为现有技术，此处不进行赘述。

例如，某个通信接口每采集10次数据，触发一次数据同步合并触发信号的产生。

S203、将所述上传数据发送给中央处理器。

具体地，FPGA在获得所述上传数据之后，可以将所述上传数据发送给CPU，CPU会接收所述上传数据，然后对接收到的上传数据进行控制保护逻辑运算。其中，CPU采用的控制保护逻辑运算的算法或者规则根据实际需要进行设置，本发明实施例不做限定。

例如，FPGA可以采用直接内存存取方式(Direct Memory Access，简称DMA)将上传数据通过PCIE总线发送至CPU。

本发明实施例提供的基于现场可编程门阵列的数据处理方法，能够通过至少一个通信接口定时采集数据，获得至少一个所述通信接口的采集数据，然后在检测到数据同步合并触发信号之后对至少一个通信接口的采集数据进行同步和合并处理，获得上传数据，再将上传数据发送给中央处理器，由于在本地实现数据的采集、同步和合并的处理，减少了数据的处理流程，提高了数据的处理效率。此外，由于FPGA能够并行处理数据，相对于CPU可以进一步提高数据的处理效率。

图3是本发明另一实施例提供的基于现场可编程门阵列的数据处理方法的流程示意图，如图3所示，在上述各实施例的基础上，进一步地，本发明实施例提供的基于现场可编程门阵列的数据处理方法还包括：

S204、接收所述中央处理器对所述上传数据的处理结果；

具体地，CPU接收到所述上传数据之后，可以对上传数据进行控制保护逻辑运算，获得对所述上传数据的处理结果，如果所述处理结果需要返回，那么CPU会将所述处理结果发送给FPGA。FPGA可以接收所述处理结果。

S205、对所述处理结果进行解析，获得至少一个所述通信接口对应的解析数据；

具体地，FPGA接收到所述处理结果之后，会对所述处理结果进行解析，获得至少一个所述通信接口对应的解析数据。

例如，所述处理结果包括接口标识以及对应的数据，FPGA在解析所述处理结果获得接口标识之后，可以根据接口标识确定对应的通信接口，那么所述接口标识对应的解析数据即为该通信接口对应的解析数据。

S206、将所述解析数据通过对应的通信接口发送。

具体地，FPGA在获得至少一个所述通信接口对应的解析数据之后，会将所述解析数据通过对应的通信接口发送。

在上述各实施例的基础上，进一步地，所述至少一个通信接口包括一个基准通信接口，所述基准通信接口用于触发所述数据同步合并触发信号的产生。

具体地，所述至少一个通信接口包括一个基准通信接口，所述基准通信接口可以是所述至少一个通信接口中的任意一个，根据实际需要进行设置，本发明实施例不做限定。所述基准通信接口可以用于触发所述数据同步合并触发信号的产生，例如所述基准通信接口每采集预设次数的数据，触发一次所述数据同步合并触发信号的产生，或者所述基准通信接口每隔预设时间触发一次所述数据同步合并触发信号的产生。其中，所述预设次数根据实际需要进行设置，本发明实施例不做限定。所述预设时间根据实际需要进行设置，本发明实施例不做限定。

在上述各实施例的基础上，进一步地，所述将所述上传数据发送给中央处理器包括：

将所述上传数据通过直接内存存取方式发送给所述中央处理器。

具体地，FPGA可以将所述上传数据通过直接内存存取方式发送给CPU，采用DMA方式进行数据传输，无需CPU直接控制数据的传输，减少对CPU的占用，能够提高CPU的工作效率。

图4是本发明一实施例提供的FPGA的结构示意图，如图4所示，本发明实施例提供的FPGA包括N个通信接口模块41、数据中断管理模块42、数据同步合并模块43、数据解析模块44和通信管理模块45，其中：

每个通信接口模块41分别与数据中断管理模块42、数据同步合并模块43和数据解析模块44相连，数据中断管理模块42与数据同步合并模块43相连，通信管理模块45分别与数据同步合并模块43和数据解析模块44相连。每个通信接口模块41都具有高速通信接口。其中，通信接口模块41可以用于管理PCIE总线通信任务。其中，N为正整数。

每个通信接口模块41定时采集数据，获得每个通信接口的采集数据，每个通信接口模块41将采集数据发送给数据同步合并模块43。其中，当每个通信接口模块41接收到外部通信数据后，会进行链路层协议解析和校验。

N个通信接口模块41中的一个通信接口模块41设置为基准通信接口模块，用于申请数据接收中断，基准通信接口模块向数据中断管理模块42发送数据接收中断请求，数据中断管理模块42接收到数据接收中断请求之后，会向数据同步合并模块43发送数据同步合并触发信号。其中，所述数据接收中断请求可以每隔预设时间发送，也可以在采集数据的次数达到预设次数之后发送。其中，所述预设次数根据实际需要进行设置，本发明实施例不做限定。所述预设时间根据实际需要进行设置，本发明实施例不做限定。

数据同步合并模块43接收每个通信接口模块41发送的采集数据并存储，在检测到数据同步合并触发信号之后，会对接收到的每个通信接口的采集数据采用线性插值算法进行同步调整，并将调整后的数据进行合并，获得上传数据，然后将所述上传数据发送给通信管理模块45。

通信管理模块45会将所述上传数据发送给相连的CPU。CPU接收到所述上传数据之后，可以对上传数据进行控制保护逻辑运算，获得对所述上传数据的处理结果，如果所述处理结果需要返回，那么CPU会将所述处理结果发送给通信管理模块45。

通信管理模块45将所述处理结果发送给数据解析模块44，数据解析模块44可以对所述处理结果进行解析，获得所述处理结果包括的接口标识和对应的解析数据。数据解析模块44根据接口标识将对应的解析数据发送给对应的通信接口模块41，每个通信接口模块41都有唯一对应的接口标识。通信接口模块41接收到所述解析数据之后，进行链路层协议处理并向物理接口发送。

本发明实施例提供的FPGA，包括N个通信接口模块41、数据中断管理模块42、数据同步合并模块43、数据解析模块44和通信管理模块45，能够实现数据进行采集、同步、合并和上传，避免将数据发送到CPU进行同步和合并处理，减少了数据的处理流程，提高了数据的处理效率。此外，由于FPGA能够并行处理数据，进一步提高了数据的处理效率。

在上述各实施例的基础上，进一步地，如图4所示，本发明实施例提供的FPGA还包括总线管理模块46，总线管理模块46分别与数据中断管理模块42和通信管理模块45相连，用于完成局部总线管理以及相关配置。例如，可以通过总线管理模块46设置N个通信接口模块41中哪一个通信接口模块41作为基准通信接口模块，可以设置每个通信接口模块41的数据采集频率，还可以设置基准通信接口模块发送数据接收中断请求的时间间隔。

在上述各实施例的基础上，进一步地，如图4所示，本发明实施例提供的FPGA还包括IO数据接口48和IO数据寄存器47，IO数据接口48与IO数据寄存器47相连，IO数据寄存器47与总线管理模块46相连，总线管理模块46可以用于管理IO数据的收发。其中，IO数据接口48为低速数据接口。

图5是本发明另一实施例提供的基于现场可编程门阵列的数据处理系统的结构示意图，如图5所示，在上述各实施例的基础上，进一步地，本发明实施例提供的基于现场可编程门阵列的数据处理系统包括上述任一实施例所述的FPGA和CPU，FPGA和CPU通信连接。FPGA用于执行本发明实施例提供的基于现场可编程门阵列的数据处理方法，进行数据的采集、同步合并和上传。CPU用于对FPGA上传的数据进行控制保护逻辑运算。

如图5所示，CPU包括CPU核心模块51，局部总线接口53、PCIE外设接口52、动态存储器接口54，CPU核心模块51通过系统总线分别与局部总线接口53、PCIE外设接口52和动态存储器接口54相连，动态存储器接口54与内存相连，所述内存例如为DDR3。通信管理模块45与PCIE外设接口52通过PCIE总线相连，总线管理模块46与局部总线接口53通过本地总线(local bus)并数据总线相连。通信管理模块45可以采用DMA方式将上传数据通过PCIE总线发送给PCIE外设接口52，PCIE外设接口52可以利用系统总线将所述上传数据通过动态存储器接口54存储到内存DDR3。CPU核心模块51从DDR3中读取所述上传数据，进行控制保护逻辑运算。

本发明实施例提供的基于现场可编程门阵列的数据处理系统，包括FPGA和CPU，FPGA用于对数据进行采集、同步合并和上传，CPU用于对上传的数据进行控制保护逻辑运算，不需要使用控制保护板卡的CPU进行控制保护逻辑运算，节约了硬件成本。

图6是本发明一实施例提供的基于现场可编程门阵列的数据处理方法的数据处理流程示意图，如图6所示，本发明实施例提供的基于现场可编程门阵列的数据处理方法的数据处理流程如下：

第一步、各个通信接口定时采集数据，获得每个通信接口的采集数据。基准通信接口判断是否接收到新数据，如果接收到新数据，进入第二步；如果没有接收到新数据，进入到第十三步。其中，基准通信接口为各个通信接口中的一个。

第二步、基准通信接口的采样计时器清零。

第三步、基准通信接口的接收次数计数器加1，更新接收次数。

第四步、基准通信接口判断接收次数是否大于或者等于第一阈值。如果接收次数大于或者等于第一阈值，那么进入第五步；如果接收次数小于第一阈值，进入第一步。其中，所述第一阈值根据实际经验进行设置，本发明实施例不做限定。例如，设置第一阈值为10。

第五步、基准通信接口判断采样中断时间是否大于第二阈值。如果采样时间大于第二阈值，说明接收次数确实达到要求，那么进入第六步；如果采样时间小于第二阈值，说明接收次数并没有达到要求，需要继续接收数据，那么进入第十二步。其中，所述第二阈值根据实际经验进行设置，本发明实施例不做限定。所述第二阈值可以设置为所述第一阈值减1的差值再乘以采样时间间隔。

第六步、基准通信接口的接收次数计时器清零，触发数据同步合并触发信号的产生。

第七步、FPGA将从每个通信接口获得的采集数据进行同步和合并处理，获得上报数据。

第八步、FPGA将获得的上报数据发送给CPU。

第九步、FPGA判断上报数据是否发送完成。如果接收到CPU返回的接收到上报数据的响应消息，上报数据发送完成，进入第十步；如果没有接收到CPU返回的接收到上报数据的响应消息，那么回到第八步。

第十步、在上报数据发送完成之后，会触发数据发送完成中断。

第十一步、采样中断计时器清零。

第十二步、接收次数计数器减1。

第十三步、基准通信接口判断采样时间是否大于等于第三阈值。如果采样时间大于等于第三阈值，那么进入第十四步；采样时间小于第三阈值，那么回到第一步。其中，采样时间是通过采样计时器获得的。其中，所述第三阈值根据实际经验进行设置，本发明实施例不做限定。例如，采样时间间隔为10微秒，那么第三阈值可以设置为12微秒。

第十四步、基准通信接口进行丢帧处理，采样计时器进行初始化。

通过上述流程，如果每个通信接口的采样速率为100ksps，第一阈值为10，第三阈值为12微秒，第二阈值为90微秒时。FPGA可以将输入为100ksps采样数据，以10ksps的传输速率输出给CPU。可理解的是，上述流程是单个周期数据采集、同步、合并和发送的流程。

其中，采样计时器用于基准通道数据采样的计时，当基准通信接口接收到采样数据时，采样计数器清零；当基准通信接口在第三阈值时间内没接收到采样数据时，判段为丢帧，触发丢帧处理逻辑，采样计时器初始化。当设置采样速率为100ksps，第三阈值为12微秒时，采样计时器可以初始化为12us-10us＝2us。

接收次数计数器每接收到一帧采样数据或者采样数据丢帧一次，接收次数计数器加1，加到10后，重新开始于1。

采样中断计时器用于记录采样中断的时间间隔，每次FPGA向CPU的完成数据传送后，采样中断计数器清零。

图7是本发明一实施例提供的基于现场可编程门阵列的数据处理装置的结构示意图，如图7所示，本发明实施例提供的基于现场可编程门阵列的数据处理装置包括获得单元701、处理单元702和上传单元703，其中：

获得单元701用于通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；处理单元702用于在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；上传单元703用于将所述上传数据发送给中央处理器。

具体地，获得单元701可以通过至少一个通信接口定时采集数据，获得所述至少一个通信接口的采集数据。其中，每个通信接口为高速通信接口，可以外接光纤，每个通信接口的数据传输速率大于第一预设值。所述第一预设值根据实际经验进行设置，本发明实施例不做限定。所述定时根据实际经验进行设置，本发明实施例不做限定。

在获得所述至少一个通信接口的采集数据之后，处理单元702可以存储所述至少一个通信接口的采集数据，然后在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据。其中，所述数据同步合并触发信号可以定时产生，也可以由某个通信接口触发产生，根据实际需要进行设置，本发明实施例不做限定。所述上传数据可以包括每个通信接口的接口标识以及对应的数据报文。

在获得所述上传数据之后，上传单元703可以将所述上传数据发送给CPU，CPU会接收所述上传数据，然后对接收到的上传数据进行控制保护逻辑运算。其中，CPU采用的控制保护逻辑运算的算法或者规则根据实际需要进行设置，本发明实施例不做限定。

本发明实施例提供的基于现场可编程门阵列的数据处理装置，能够通过至少一个通信接口定时采集数据，获得至少一个所述通信接口的采集数据，然后在检测到数据同步合并触发信号之后对至少一个通信接口的采集数据进行同步和合并处理，获得上传数据，再将上传数据发送给中央处理器，由于在本地实现数据的采集、同步和合并的处理，减少了数据的处理流程，提高了数据的处理效率。此外，由于FPGA能够并行处理数据，相对于CPU可以进一步提高数据的处理效率。

图8是本发明另一实施例提供的基于现场可编程门阵列的数据处理装置的结构示意图，如图8所示，在上述各实施例的基础上，进一步地，本发明实施例提供的基于现场可编程门阵列的数据处理装置还包括接收单元704、解析单元705和发送单元706，其中：

接收单元704用于接收所述中央处理器对所述上传数据的处理结果；解析单元705用于对所述处理结果进行解析，获得至少一个所述通信接口对应的解析数据；发送单元706用于将所述解析数据通过对应的通信接口发送。

具体地，CPU接收到所述上传数据之后，可以对上传数据进行控制保护逻辑运算，获得对所述上传数据的处理结果，如果所述处理结果需要返回，那么CPU会将所述处理结果发送给接收单元704。接收单元704可以接收所述处理结果。

在接收到所述处理结果之后，解析单元705会对所述处理结果进行解析，获得至少一个所述通信接口对应的解析数据。

在获得至少一个所述通信接口对应的解析数据之后，发送单元706会将所述解析数据通过对应的通信接口发送。

在上述各实施例的基础上，进一步地，所述至少一个通信接口包括一个基准通信接口，所述基准通信接口用于触发所述数据同步合并触发信号的产生。

具体地，所述至少一个通信接口包括一个基准通信接口，所述基准通信接口可以是所述至少一个通信接口中的任意一个，根据实际需要进行设置，本发明实施例不做限定。所述基准通信接口可以用于触发所述数据同步合并触发信号的产生，例如所述基准通信接口每采集预设次数的数据，触发一次所述数据同步合并触发信号的产生，或者所述基准通信接口每隔预设时间触发一次所述数据同步合并触发信号的产生。其中，所述预设次数根据实际需要进行设置，本发明实施例不做限定。所述预设时间根据实际需要进行设置，本发明实施例不做限定。

在上述各实施例的基础上，进一步地，上传单元703具体用于：

将所述上传数据通过直接内存存取方式发送给所述中央处理器。

具体地，上传单元703可以将所述上传数据通过直接内存存取方式发送给CPU，采用DMA方式进行数据传输，无需CPU直接控制数据的传输，减少对CPU的占用，能够提高CPU的工作效率。

本发明实施例提供的装置的实施例具体可以用于执行上述各方法实施例的处理流程，其功能在此不再赘述，可以参照上述方法实施例的详细描述。

图9是本发明一实施例提供的电子设备的实体结构示意图，如图9所示，该电子设备可以包括：处理器(processor)901、通信接口(Communications Interface)902、存储器(memory)903和通信总线904，其中，处理器901，通信接口902，存储器903通过通信总线904完成相互间的通信。处理器901可以调用存储器903中的逻辑指令，以执行如下方法：通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；将所述上传数据发送给中央处理器。

此外，上述的存储器903中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本实施例公开一种计算机程序产品，所述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，计算机能够执行上述各方法实施例所提供的方法，例如包括：通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；将所述上传数据发送给中央处理器。

本实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序，所述计算机程序使所述计算机执行上述各方法实施例所提供的方法，例如包括：通过至少一个通信接口定时采集数据，获得所述至少一个所述通信接口的采集数据；其中，每个通信接口的传输速率大于预设值；在检测到数据同步合并触发信号之后对所述至少一个通信接口的采集数据进行同步和合并处理，获得上传数据；将所述上传数据发送给中央处理器。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在本说明书的描述中，参考术语“一个实施例”、“一个具体实施例”、“一些实施例”、“例如”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。