半导体器件及其测试方法

相关申请的交叉引用

本申请要求于2019年12月24日提交的申请号为10-2019-0174014的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各种实施例涉及半导体设计技术，并且更具体地，涉及用于层叠式半导体器件的测试方法。

背景技术

随着半导体技术的飞速发展，用于半导体集成器件的封装技术需要高集成度和高性能。因此，除了具有形成在其中的集成电路的半导体芯片通过导线或凸块二维布置在印刷电路板(PCB)上的二维(2D)结构之外，已经开发了用于其中竖直层叠有多个半导体芯片的三维(3D)结构的各种技术。

这样的3D结构可以通过其中竖直地层叠有多个半导体芯片的层叠半导体器件来实现。在垂直方向上层叠的半导体芯片可以安装在半导体封装衬底上，同时通过多个穿通电极(例如，穿通硅通孔(TSV))彼此电连接。

在TSV中，可能发生各种类型的缺陷。这些缺陷可以包括：当TSV未被导电材料完全填充时产生的空隙；当半导体芯片被弯曲或凸块材料被移动时发生的凸块接触故障；以及TSV的裂纹。由于TSV执行将多个芯片电连接的功能，因此当TSV的中间部分裂开时，TSV可能无法执行正常功能。因此，需要使用测试来检测任何潜在的TSV缺陷。

发明内容

本公开的各种实施例针对能够检测/验证用于穿通电极的错误检测电路是否正常工作的半导体器件。

在一个实施例中，一种半导体器件可以包括：第一穿通电极至第n穿通电极；第一穿通电极驱动电路至第n穿通电极驱动电路，其适用于将第一穿通电极至第n穿通电极充电至第一电压电平，或将第一穿通电极至第n穿通电极放电至第二电压电平；以及第一错误检测电路至第n错误检测电路，每个错误检测电路适用于将第一穿通电极至第n穿通电极中的对应穿通电极的第一电压电平或第二电压电平储存为下行检测信号和上行检测信号，并且通过顺序地掩蔽下行检测信号和上行检测信号而输出第一错误检测信号至第n错误检测信号中的对应的错误检测信号。

在一个实施例中，一种半导体器件的测试方法可以包括：当将多个穿通电极充电至第一电压电平时，通过在掩蔽下行检测信号的情况下将多个穿通电极中的每个穿通电极的第一电压电平储存为上行检测信号来输出多个错误检测信号；当将多个穿通电极充电至第一电压电平时，通过在掩蔽上行检测信号的情况下将多个穿通电极中的每个穿通电极的第一电压电平储存为下行检测信号来输出多个错误检测信号；当将多个穿通电极放电至第二电压电平时，通过在掩蔽下行检测信号的情况下将多个穿通电极中的每个穿通电极的第二电压电平储存为上行检测信号来输出多个错误检测信号；以及当将多个穿通电极放电至第二电压电平时，通过在掩蔽上行检测信号的情况下将多个穿通电极中的每个穿通电极的第二电压电平储存为下行检测信号来输出多个错误检测信号。

在一个实施例中，一种半导体器件可以包括：多个穿通电极；穿通电极驱动电路，其适用于将所述多个穿通电极充电至第一电压电平，或将所述多个穿通电极放电至第二电压电平；下行锁存电路，其适用于响应于下行扫描信号和锁存信号而将所述多个穿通电极中的每个穿通电极的第一电压电平或第二电压电平储存为下行检测信号；上行锁存电路，其适用于响应于上行扫描信号和锁存信号而将多个穿通电极中的每个穿通电极的第一电压电平或第二电压电平储存为上行检测信号；掩蔽电路，其适用于顺序地掩蔽下行检测信号和上行检测信号；以及判定电路，其适用于基于从掩蔽电路输出的下行检测信号和上行检测信号而产生多个错误检测信号。

在一个实施例中，一种用于测试多个半导体芯片的方法，每个半导体芯片包括穿通电极和用于检测穿通电极的缺陷的错误检测电路，该方法可以包括：以预定的电压电平来驱动各个穿通电极；使预定的电压电平穿过各个错误检测电路以产生检测信号；基于检测信号的逻辑电平来检测各个错误检测电路的缺陷；在竖直方向上层叠多个半导体芯片；使源电流沿层叠的半导体芯片的向下方向流过所述层叠的半导体芯片的穿通电极以执行下行扫描操作；使源电流沿所述层叠的半导体芯片的向上方向流过所述层叠的半导体芯片的穿通电极以执行上行扫描操作；以及基于下行扫描操作和上行扫描操作，由错误检测电路确定穿通电极的缺陷。

通过以下结合附图的详细描述，本发明的这些和其他特征和优点对本发明的技术人员将变得显而易见。

附图说明

图1是示出根据本发明的各种实施例的半导体存储系统的截面图。

图2是示出根据本发明的各种实施例的图1所示的层叠式半导体器件的透视图。

图3是示出根据本发明的各种实施例的用于测试层叠式半导体器件的配置的示图。

图4是用于描述根据本发明的各种实施例的图3所示的错误检测电路的操作的时序图。

图5是示出根据本发明的各种实施例的半导体器件的电路图。

图6是示出根据本发明的各种实施例的图5所示的第一错误检测电路的详细电路图。

图7和图8是用于描述根据本发明的各种实施例的半导体器件的测试操作的流程图和时序图。

图9是示出根据本发明的各种实施例的半导体器件的电路图。

具体实施方式

下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。还应注意，在本说明书中，“连接/耦接”不仅指一个组件直接与另一组件耦接，而且还指其通过中间组件而间接与另一组件间接耦接。另外，只要没有另外具体说明，单数形式就可以包括复数形式。

在下文中，将层叠式半导体器件作为示例来描述半导体存储系统。根据实施例的半导体存储系统可以以系统级封装(SIP)模块、多芯片封装(MCP)模块或片上系统(SoC)模块的形式来实施，或以包括多个封装体的层叠式封装(PoP)模块的形式来实施。

图1是示出根据本发明的各种实施例的半导体存储系统100的示图。

参考图1，存储系统100可以包括层叠式半导体器件110、控制器(或处理器)120、插入器(interposer)130和封装衬底140。

插入器130可以形成在封装衬底140上方。

层叠式半导体器件110和控制器120可以形成在插入器130上方。

由于控制器120通常被包括在诸如中央处理单元(CPU)、图形处理单元(GPU)和应用程序处理器(AP)之类的各种处理器中，因此控制器120也可以称为如图1所示的处理器。

层叠式半导体器件110的物理区域(PHY)1142可以经由插入器130耦接到控制器120的物理区域(PHY)122。可以针对物理区域1142和122中的每一个来设置用于在层叠式半导体器件110与控制器120之间的通信的接口电路。

层叠式半导体器件110可以形成高带宽存储器(HBM)。HBM可以具有与由在竖直方向上层叠多个裸片(即，半导体芯片)并经由穿通电极TSV将这些裸片电连接所导致的I/O单元数量的增大相对应的高带宽。

多个裸片可以包括基底逻辑裸片114(也称为基底裸片)和多个核心裸片112。核心裸片112可以顺序地层叠在基底逻辑裸片114上方，并且经由穿通电极TSV彼此耦接。虽然图1示出了层叠的四个核心裸片112，即，第一核心裸片112_0至第四核心裸片112_3，但是本发明的构思和精神不限于此，并且层叠的核心裸片的数量可以根据半导体器件的设计而变化。

每个核心裸片112可以用存储芯片来实施。每个核心裸片112可以包括用于储存数据的多个存储单元以及用于在存储单元上支持核心操作的电路。基底逻辑裸片114可以用作核心裸片112与控制器120之间的接口，使得可以执行半导体系统100内的各种功能。所述各种功能可以包括例如存储管理功能(例如，针对存储单元的刷新管理功能和电力管理功能)以及在核心裸片112与控制器120之间的时序调整功能。

基底逻辑裸片114可以包括物理区域1142和直接访问区域(DA)1146。在物理区域1142中，可以设置用于与控制器120通信的接口电路。在直接访问区域1146中，可以设置用于直接测试层叠式半导体器件110的接口电路。基底逻辑裸片114也可以被称为缓冲裸片。

图2是图1所示的层叠式半导体器件110的透视图。

参考图2，第一核心裸片112_0至第四核心裸片112_3中的每一个可以包括一个或更多个通道。在图2的示例中，每个核心裸片包括两个通道，因此，层叠式半导体器件110包括第一通道CH0至第八通道CH7。例如，第一核心裸片112_0可以包括与第一通道CH0和第三通道CH2相对应的存储区域，并且第二核心裸片112_1可以包括与第二通道CH1和第四通道CH3相对应的存储区域。第三核心裸片112_2可以包括与第五通道CH4和第七通道CH6相对应的存储区域，并且第四核心裸片112_3可以包括与第六通道CH5和第八通道CH7相对应的存储区域。

例如，第一存储体至第八存储体可以对应于每个通道。此外，穿过第一核心裸片112_0至第四核心裸片112_3的多个穿通电极TSV可以被设置为分别对应于第一通道CH0至第八通道CH7。当每个通道具有128比特位的带宽(即，每个裸片有两个128比特位的通道)时，穿通电极TSV和对应的I/O单元可以被配置为传输1024比特位的数据。每个通道可以类似于标准DDR接口。每个通道可以完全独立。在一个层叠式半导体器件内甚至在一个裸片内的每个通道可以以不同的频率和/或不同的定时工作。

基底逻辑裸片114可以与控制器120通信(参见图1)。例如，基底逻辑裸片114可以从控制器120接收命令、地址和数据，并且可以向第一核心裸片112_0至第四核心裸片112_3提供所接收到的命令、地址和数据。

物理区域(PHY)1142、TSV区域(TSVA)1144和直接访问区域(DA)1146可以设置在基底逻辑裸片114中。

物理区域1142可以设置有用于与控制器120交互的I/O电路。物理区域1142可以设置在基底逻辑裸片114的、与控制器120相邻的第一边缘区域中。直接访问区域1146可以设置有用于直接与外部测试设备(未示出)交互的I/O电路。直接访问区域1146可以设置在基底逻辑裸片114的、与外部测试设备相邻的第二边缘区域中。第二边缘区域可以设置在与第一边缘区域相对的方向上。TSV区域1144可以是用于与穿过第一核心芯片112_0至第四核心芯片112_3的穿通电极TSV交互的区域。TSV区域1144可以设置在物理区域1142与直接访问区域1146之间，即，TSV区域1144可以设置在基底逻辑裸片114的中央区域。

物理区域1142可以向TSV区域1144传送从控制器120接收的信号。直接访问区域1146可以向TSV区域1144传送从外部测试设备接收的测试信号。TSV区域1144可以对从物理区域1142接收的信号或从直接访问区域1146接收的测试信号执行预定的信号处理操作(例如缓冲操作)，以经由穿通电极TSV向第一核心芯片112_0至第四核心芯片112_3传送被缓冲的信号。

由于穿通电极TSV需要保证物理连接，因此穿通电极TSV需要通过测试，例如，开路/短路(OS)测试。当在对在列方向上连接的穿通电极TSV执行的OS测试期间检测到缺陷时，可以用冗余穿通电极替换具有缺陷的穿通电极TSV。

图3是示出用于测试图2所示的层叠式半导体器件110的配置的示图。

参考图3，层叠式半导体器件110可以包括基底逻辑裸片114和多个核心裸片112_0至112_3，其被层叠并利用通过多个穿通电极TSV0X至TSV4X所分配的通道来通信。如图3所示，核心裸片112_0-112_3可以在竖直方向上层叠。然而，在另一实施例中，在不脱离本发明的范围的情况下，核心裸片112_0-112_3可以在水平方向上层叠。为了描述的方便，尽管图3示出了穿通电极TSV0X至TSV4X，一个穿通电极针对在列方向上的每个核心裸片，但是可以针对每个核心裸片形成多个穿通电极。

第一核心裸片112_0至第四核心裸片112_3可以分别包括穿通电极扫描电路(through-electrode scan circuit)23_1至23_4和错误检测电路24_1至24_4。

穿通电极扫描电路23_1至23_4可以对穿通电极之中的在列方向上连接的穿通电极TSV0X至TSV4X执行下行扫描(down-scan)和上行扫描(up-scan)。下行扫描可以指使信号沿向下的方向穿过穿通电极TSV0X至TSV4X，并且上行扫描可以指使信号沿向上的方向穿过穿通电极TSV0X至TSV4X。错误检测电路24_1至24_4可以基于下行扫描和上行扫描来检测穿通电极TSV0X至TSV4X是否具有缺陷。

穿通电极扫描电路23_1至23_4中的每个可以包括下行扫描单元和上行扫描单元。下行扫描单元可以通过使电流向下流过在列方向上连接的穿通电极TSV0X至TSV4X来执行下行扫描。下行扫描单元可以包括电流源PM4。电流源PM4可以响应于下行扫描信号DN_SCAN而向穿通电极TSV1X至TSV4X的一个端子NO1至NO4提供源电流。上行扫描单元可以通过使电流向上流过在列方向上连接的穿通电极TSV0X至TSV4X来执行上行扫描。上行扫描单元可以包括电流阱(current sink)NM4。电流阱NM4可以响应于上行扫描信号UP_SCAN来吸收经由穿通电极TSV1X至TSV4X的端子NO1至NO4所传输的信号。作为参考，由于下行扫描信号DN_SCAN和上行扫描信号UP_SCAN被激活为逻辑高电平，因此下行扫描单元还可以包括反相器以用于驱动由PMOS晶体管构成的电流源PM4。

错误检测电路24_1至24_4可以根据下行扫描信号DN_SCAN和锁存信号OS_LAT而将下行扫描结果储存为第一值，并且可以根据上行扫描信号UP_SCAN和锁存信号OS_LAT而将上行扫描结果储存为第二值。然后，错误检测电路24_1至24_4可以将所储存的第一值与第二值进行组合以产生故障确定信号FAIL，该故障确定信号FAIL指示穿通电极TSV0X至TSV4X是否具有缺陷。

基底逻辑裸片114可以包括穿通电极扫描电路23_0和错误检测电路24_0。穿通电极扫描电路23_0可以包括电流阱NM0和电流源PM0。电流阱NM0可以响应于下行扫描信号DN_SCAN而吸收在向下的方向上经由穿通电极TSV0X的一个端子NO0传输的信号。电流源PM0可以响应于上行扫描信号UP_SCAN而向穿通电极TSV0X的端子NO0提供与在向上的方向上传输的信号相对应的源电流。基底逻辑裸片114的电流源PM0可以响应于上行扫描信号UP_SCAN而被导通，而第一核心裸片112_0至第四核心裸片112_3的电流源PM4可以响应于下行扫描信号DN_SCAN而被导通。因此，电流源PM0可以与电流源PM4互补地操作。同样地，基底逻辑裸片114的电流阱NM0可以响应于下行扫描信号DN_SCAN而被导通，而第一核心裸片112_0至第四核心裸片112_3的电流阱NM4可以响应于上行扫描信号UP_SCAN而被导通。因此，电流阱NM0可以与电流阱NM4互补地操作。错误检测电路24_0可以与第一核心裸片112_0至第四核心裸片112_3的错误检测电路24_1至24_4中的每一个具有基本上相同的配置。

基底逻辑裸片114和第一核心裸片112_0至第四核心裸片112_3可以包括修复电路25_0至25_4。修复电路25_0至25_4可以基于故障确定信号FAIL来检测穿通电极TSV0X至TSV4X的缺陷，并且用冗余的穿通电极(未示出)替换检测到的有缺陷的穿通电极。

在启动操作或初始操作期间，可以向第一核心裸片112_0至第四核心裸片112_3中的每一个分配芯片标识(ID)信号。例如，可以向第一核心芯片112_0分配芯片ID信号“00”，可以向第二核心芯片112_1分配芯片ID信号“01”，可以向第三核心裸片112_2分配芯片ID信号“10”，并且可以向第四核心裸片112_3分配芯片ID信号“11”。根据一个实施例，使用这种具有叠层信息的芯片ID信号，下行扫描信号DN_SCAN和上行扫描信号UP_SCAN可以被施加到在第一核心裸片112_0至第四核心裸片112_3中的选定核心裸片中所包括的电流源PM4和电流阱NM4，而未选定的核心裸片的电流源PM4和电流阱NM4可以被浮置。

图4是用于描述图3所示的错误检测电路24_1至24_4的操作的时序图。

参考图4，当下行扫描信号DN_SCAN被激活时，第四核心裸片112_3的电流源PM4可以向穿通电极TSV4X的一个端子NO4提供源电流，而基底逻辑裸片114的电流阱NM0可以吸收在向下的方向上经由穿通电极TSV0X的一个端子NO0传输的信号。因此，可以执行针对穿通电极TSV0X至TSV4X的下行扫描。每个裸片的错误检测电路24_0至24_4可以根据下行扫描信号DN_SCAN和锁存信号OS_LAT将下行扫描结果储存为第一值。

当上行扫描信号UP_SCAN被激活时，基底逻辑裸片114的电流源PM0可以向穿通电极TSV0X的端子NO0提供与在向上的方向上传输的信号相对应的源电流，并且第四核心裸片112_3的电流阱NM4可以吸收经由穿通电极TSV4X的端子NO4传输的信号。因此，可以执行针对穿通电极TSV0X至TSV4X的上行扫描。每个裸片的错误检测电路24_0至24_4可以根据上行扫描信号UP_SCAN和锁存信号OS_LAT将上行扫描结果储存为第二值。

最后，每个裸片的错误检测电路24_0至24_4可以基于第一值和第二值来产生故障确定信号FAIL。当第一值和第二值中的任何一个表示穿通电极TSV0X至TSV4X具有缺陷时，错误检测电路24_0至24_4可以输出逻辑低电平的故障确定信号FAIL。如果在穿通电极TSV0X至TSV4X中没有缺陷，则故障确定信号FAIL可以维持逻辑高电平；否则，故障确定信号FAIL可以被去激活为逻辑低电平。测试设备(未示出)、控制器(未示出)或修复电路25_0至25_4可以基于故障确定信号FAIL来判断穿通电极TSV0X至TSV4X是否具有缺陷。

如上所述，每个裸片的穿通电极扫描电路23_0至23_4和错误检测电路24_0至24_4可以通过对穿通电极TSV0X至TSV4X执行下行扫描和上行扫描来检测穿通电极TSV0X至TSV4X是否具有缺陷。然而，当在错误检测电路24_0至24_4中存在缺陷时，即使穿通电极TSV0X至TSV4X没有缺陷，故障确定信号FAIL也可以被去激活为逻辑低电平。在这种情况下，由于不必要的修复，错误分析可能变得困难并且芯片制造产率可能降低。

在下文中，将描述一种能够在将半导体器件的多个裸片层叠之前对用于对穿通电极执行测试的错误检测电路的操作进行检测/验证的方法。

图5是示出根据本发明的各种实施例的半导体器件200的电路图。作为参考，图5的半导体器件200可以对应于图1至图3中的多个裸片(即，核心裸片和基底逻辑裸片)中的每个裸片(在所述裸片被层叠之前)。即，图5的半导体器件200可以对应于晶片级的所述裸片中的每个裸片。

参考图5，半导体器件200可以包括：第一穿通电极TSV1至第n穿通电极TSVn，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n以及第一错误检测电路220_1至第n错误检测电路220_n。

第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以分别被耦接到第一穿通电极TSV1至第n穿通电极TSVn。第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n中的每一个可以被耦接到第一穿通电极TSV1至第n穿通电极TSVn中的对应一个的一个端子NOX1至NOXn。第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn充电至第一电压电平(例如，供电电压(VDD)电平)，或可以将第一穿通电极TSV1至第n穿通电极TSVn放电至第二电压电平(例如，接地电压(VSS)电平)。

在一个实施例中，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n中的每个可以包括上拉驱动器PMX和下拉驱动器NMX。上拉驱动器PMX可以根据上拉驱动信号PU_EN而将对应的穿通电极上拉至第一电压电平。例如，上拉驱动器PMX可以用PMOS晶体管来实施，所述PMOS晶体管耦接在供电电压(VDD)端子与对应的穿通电极的一个端子之间，并且具有用于接收上拉驱动信号PU_EN的栅极。下拉驱动器NMX可以根据下拉驱动信号PD_EN而将对应的穿通电极下拉至第二电压电平。例如，下拉驱动器NMX可以用NMOS晶体管来实施，所述NMOS晶体管耦接在对应的穿通电极的一个端子与接地电压(VSS)端子之间，并且具有用于接收下拉驱动信号PD_EN的栅极。优选地，由于上拉驱动信号PU_EN和下拉驱动信号PD_EN被激活为逻辑高电平，因此第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n中的每一个还可以包括反相器INVX以驱动由PMOS晶体管组成的上拉驱动器PMX。

作为参考，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以对应于图3中所示的每个裸片(在层叠所述裸片之后)的穿通电极扫描电路(例如，23_0至23_4)。上拉驱动器PMX和下拉驱动器NMX可以对应于图3中所示的每个裸片(在层叠所述裸片之后)的电流源(例如，PM0和PM4)和电流阱(例如，NM0和MM4)。即，在层叠所述裸片之前，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将对应的穿通电极上拉至第一电压电平，或者可以将对应的穿通电极下拉至第二电压电平。在层叠所述裸片之后，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以对如图3所示的在列方向上连接的穿通电极(例如，TSV0X至TSV4X)执行下行扫描和上行扫描。

第一错误检测电路220_1至第n错误检测电路220_n可以分别被耦接到第一穿通电极TSV1至第n穿通电极TSVn。第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以被耦接到第一穿通电极TSV1至第n穿通电极TSVn中的对应穿通电极的一个端子NOX1至NOXn。第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以将第一穿通电极TSV1至第n穿通电极TSVn中的对应的穿通电极的电压电平储存为下行检测信号DN_DET和上行检测信号UP_DET，并可以通过顺序地掩蔽下行检测信号DN_DET和上行检测信号UP_DET而输出第一错误检测信号至第n错误检测信号FAIL<1:n>中的对应的错误检测信号。

在一个实施例中，第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以包括下行锁存电路222、上行锁存电路224、判定电路226和掩蔽电路228。下行锁存电路222可以响应于下行扫描信号DN_SCAN和锁存信号OS_LAT而将对应的穿通电极的电压电平储存为下行检测信号DN_DET。上行锁存电路224可以响应于上行扫描信号UP_SCAN和锁存信号OS_LAT而将对应的穿通电极的电压电平储存为上行检测信号UP_DET。判定电路226可以基于下行检测信号DN_DET和上行检测信号UP_DET来产生对应的错误检测信号。掩蔽电路228可以通过顺序地掩蔽从下行锁存电路222输出的下行检测信号DN_DET和从上行锁存电路224输出的上行检测信号UP_DET而向判定电路226提供下行检测信号DN_DET和上行检测信号UP_DET。掩蔽电路228可以根据下行掩蔽信号DN_PASS来掩蔽下行检测信号DN_DET，并且可以根据上行掩蔽信号UP_PASS来掩蔽上行检测信号UP_DET。下行掩蔽信号DN_PASS和上行掩蔽信号UP_PASS可以被顺序地激活。将参考图6详细描述下行锁存电路222、上行锁存电路224、判定电路226和掩蔽电路228。

作为参考，第一错误检测电路220_1至第n错误检测电路220_n可以对应于图3中所示的每个裸片(在层叠所述裸片之后)的错误检测电路(24_0至24_4)。在层叠所述裸片之后，下行掩蔽信号DN_PASS和上行掩蔽信号UP_PASS可以被保持为预定的逻辑电平。因此，在层叠所述裸片之后，不管下行掩蔽信号DN_PASS和上行掩蔽信号UP_PASS如何，第一错误检测电路220_1至第n错误检测电路220_n可以根据下行扫描和上行扫描而对穿通电极TSV0X至TSV4X执行缺陷检测操作。

半导体器件200还可以包括第一移位电路230_1至第n移位电路230_n。第一移位电路230_1至第n移位电路230_n可以分别对应于第一错误检测电路220_1至第n错误检测电路220_n。第一移位电路230_1至第n移位电路230_n中的每一个可以被耦接到第一错误检测电路220_1至第n错误检测电路220_n中的对应的错误检测电路。根据选择信号SEL和移位时钟SCLK，第一移位电路230_1至第n移位电路230_n中的每一个可以储存从对应的错误检测电路输出的错误检测信号或在第一移位信号SRO<1>至第n移位信号SRO之中的从前一位置的移位电路输出的移位信号，并将所储存的信号作为移位信号提供给下一位置的移位电路。作为参考，位于第一移位电路230_1至第n移位电路230_n之中的第一级的第一移位电路230_1可以接收源电压(VDD)电平的信号而非移位信号。

在一个实施例中，第一移位电路230_1至第n移位电路230_n中的每一个可以包括选择器232和移位器234。选择器232可以响应于选择信号SEL来选择错误检测信号FAIL和移位信号SRO中的一个。错误检测信号FAIL可以从第一错误检测电路220_1至第n错误检测电路220_n之中的对应的错误检测电路220_Y(1≤Y≤n)输出。移位信号SRO可以从第一移位电路230_1至第n移位电路230_n之中的前一位置的移位电路230_Y-1输出。例如，第二移位电路230_2的选择器可以响应于选择信号SEL来选择第二错误检测信号FAIL<2>和第一移位信号SRO<1>中的一个。当选择信号SEL具有逻辑高电平时，第二移位电路230_2的选择器可以选择第二错误检测信号FAIL<2>，而当选择信号SEL具有逻辑低电平时，第二移位电路230_2的选择器可以选择第一移位信号SRO<1>。响应于移位时钟SCLK，移位器234可以锁存选择器232的输出，并且将已锁存的信号作为移位信号提供给下一位置的移位电路。优选地，移位器234可以用触发器来实施。在第一移位电路230_1至第n移位电路230_n之中的位于最后一级的第n移位电路230_n可以通过测试焊盘TPAD向外部设备(或外部)输出第n移位信号SRO。

根据上述配置，第一移位电路230_1至第n移位电路230_n可以根据移位时钟SCLK的触发而顺序地输出第一错误检测电路220_1至第n错误检测电路220_n的第一错误检测信号至第n错误检测信号FAIL<1:n>作为第n移位信号SRO。第n移位信号SRO可以通过测试焊盘TPAD被输出到外部测试设备(未示出)。

图6是示出图5所示的第一错误检测电路220_1的详细电路图。作为参考，第二错误检测电路220_2至第n错误检测电路220_n可以具有与第一错误检测电路220_1基本上相同的配置。

参考图6，第一错误检测电路220_1的下行锁存电路222可以响应于下行扫描信号DN_SCAN和锁存信号OS_LAT而将第一穿通电极TSV1的电压电平储存为下行检测信号DN_DET。下行锁存电路222可以包括第一发送器2222和第一锁存器2224。第一发送器2222可以基于下行扫描信号DN_SCAN和锁存信号OS_LAT而向第一锁存器2224传送从第一穿通电极TSV1的一个端子NOX1提供的信号(即，第一穿通电极TSV1的电压电平)。第一锁存器2224可以将从第一发送器2222传送的电压电平锁存为下行检测信号DN_DET。

例如，第一发送器2222可以包括第一与门AD1、第一反相器INV1和第一三相反相器TRI_INV1。第一与门AD1可以对下行扫描信号DN_SCAN和锁存信号OS_LAT执行逻辑与运算。第一反相器INV1可以将第一与门AD1的输出反相。第一三相反相器TRI_INV1可以根据第一与门AD1的输出和第一反相器INV1的输出而被使能，并且使经由第一穿通电极TSV1的端子NOX1传输的信号反相。第一锁存器2224可以包括交叉耦接的反相器INV2和INV3。根据上述配置，当下行扫描信号DN_SCAN和锁存信号OS_LAT两者都被激活时，下行锁存电路222可以将从第一穿通电极TSV1的端子NOX1提供的信号储存为下行检测信号DN_DET。

第一错误检测电路220_1的上行锁存电路224可以响应于上行扫描信号UP_SCAN和锁存信号OS_LAT而将第一穿通电极TSV1的电压电平储存为上行检测信号UP_DET。上行锁存电路224可以包括第二发送器2242和第二锁存器2244。第二发送器2242可以基于上行扫描信号UP_SCAN和锁存信号OS_LAT而向第二锁存器2244传送从第一穿通电极TSV1的一个端子NOX1提供的信号(即，第一穿通电极TSV1的电压电平)。第二锁存器2244可以将从第二发送器2242传送的电压电平锁存为上行检测信号UP_DET。第二发送器2242和第二锁存器2244可以分别与第一发送器2222和第一锁存器2224具有基本上相同的配置。根据上述配置，当上行扫描信号UP_SCAN和锁存信号OS_LAT两者都被激活时，上行锁存电路224可以将从第一穿通电极TSV1的端子NOX1提供的信号储存为上行检测信号UP_DET。

第一错误检测电路220_1的判定电路226可以通过将从下行锁存电路222输出的下行检测信号DN_DET和从上行锁存电路224输出的上行检测信号UP_DET进行组合来产生第一错误检测信号FAIL<1>。例如，判定电路226可以包括与非门ND1，其对下行检测信号DN_DET和上行检测信号UP_DET执行逻辑与非运算以输出第一错误检测信号FAIL<1>。

第一错误检测电路220_1的掩蔽电路228可以顺序地掩蔽从下行锁存电路222输出的下行检测信号DN_DET和从上行锁存电路224输出的上行检测信号UP_DET。掩蔽电路228可以包括下行掩蔽电路2282和上行掩蔽电路2284。下行掩蔽电路2282可以根据下行掩蔽信号DN_PASS来掩蔽下行检测信号DN_DET。上行掩蔽电路2284可以根据上行掩蔽信号UP_PASS来掩蔽上行检测信号UP_DET。优选地，下行掩蔽电路2282和上行掩蔽电路2284可以分别利用第一或门OR1和第二或门OR2来实施。即，下行掩蔽电路2282可以在下行掩蔽信号DN_PASS具有逻辑高电平时将下行检测信号DN_DET掩蔽为逻辑高电平，而可以在下行掩蔽信号DN_PASS具有逻辑低电平时输出下行检测信号DN_DET。上行掩蔽电路2284可以在上行掩蔽信号UP_PASS具有逻辑高电平时掩蔽上行检测信号UP_DET，而可以在上行掩蔽信号UP_PASS具有逻辑低电平时输出上行检测信号UP_DET。在层叠裸片(或半导体器件)之后，下行掩蔽信号DN_PASS和上行掩蔽信号UP_PASS可以被保持为逻辑低电平，从而防止由掩蔽电路228执行掩蔽操作。

在层叠之前，第一错误检测电路220_1至第n错误检测电路220_n可以产生指示下行锁存电路222或上行锁存电路224是否具有缺陷的第一错误检测信号至第n错误检测信号FAIL<1:n>。此外，在层叠之后，基于对在列方向上连接的穿通电极TSV0X至TSV4X的下行扫描操作和上行扫描操作，第一错误检测电路220_1至第n错误检测电路220_n可以产生指示穿通电极TSV0X至TSV4X(图3的)是否具有缺陷的第一错误检测信号至第n错误检测信号FAIL<1:n>。

在下文中，参考图5至图8，将描述根据本实施例的半导体器件200的测试操作。

图7和图8是用于描述根据本发明的各种实施例的半导体器件的测试操作的流程图和时序图。

参考图7和图8，可以执行对上行锁存电路224的高测试(步骤S810)。对于高测试，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn充电至第一电压电平。当上拉驱动信号PU_EN被激活时，第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn上拉至供电电压VDD。第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以在掩蔽下行检测信号DN_DET的情况下将对应的穿通电极的电压电平储存为上行检测信号UP_DET，从而输出对应的错误检测信号。

在一个实施例中，当上行扫描信号UP_SCAN和锁存信号OS_LAT被激活时，上行锁存电路224可以将对应的穿通电极的电压电平储存为上行检测信号UP_DET。此时，由于下行掩蔽信号DN_PASS被激活，因此掩蔽电路228可以掩蔽下行检测信号DN_DET。判定电路226可以基于上行检测信号UP_DET和被掩蔽为逻辑高电平的下行检测信号DN_DET来产生对应的错误检测信号。结果，在对上行锁存电路224的高测试期间，不管下行锁存电路222的操作如何，都可以根据从上行锁存电路224输出的上行检测信号UP_DET而产生第一错误检测信号至第n错误检测信号FAIL<1:n>。

尽管未在图8中示出，当选择信号SEL转变为逻辑高电平并且移位时钟SCLK触发一次时，第一移位电路230_1至第n移位电路230_n可以分别储存第一错误检测信号至第n错误检测信号FAIL<1:n>。此外，当选择信号SEL转变为逻辑低电平并且移位时钟SCLK触发n次时，第一移位电路230_1至第n移位电路230_n可以顺序地将第一错误检测信号至第n错误检测信号FAIL<1:n>移位，以经由测试焊盘TPAD将第n移位信号SRO输出到外部。

外部测试设备可以基于第n移位信号SRO来监测/检测上行锁存电路224是否正常工作。例如，在第一错误检测信号至第n错误检测信号FAIL<1:n>被顺序地输出为逻辑高电平的情况下，外部测试设备可以确定第一错误检测电路220_1至第n错误检测电路220_n的所有上行锁存电路224都正常工作。相反，在第一错误检测信号至第n错误检测信号FAIL<1:n>中的任意一个被输出为逻辑低电平的情况下，外部测试设备可以确定与具有逻辑低电平的错误检测信号相对应的上行锁存电路224异常工作。即，与具有逻辑低电平的错误检测信号相对应的上行锁存电路224可能具有缺陷。

接下来，可以执行对下行锁存电路222的高测试(步骤S820)。对于高测试，上拉驱动信号PU_EN可以被激活，并且因此第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn上拉至供电电压VDD。第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以在掩蔽上行检测信号UP_DET的情况下将对应的穿通电极的电压电平储存为下行检测信号DN_DET，从而输出对应的错误检测信号。

在一个实施例中，当下行扫描信号DN_SCAN和锁存信号OS_LAT被激活时，下行锁存电路222可以将对应的穿通电极的电压电平储存为下行检测信号DN_DET。此时，由于上行掩蔽信号UP_PASS被激活，因此掩蔽电路228可以掩蔽上行检测信号UP_DET。判定电路226可以基于下行检测信号DN_DET和被掩蔽为逻辑高电平的上行检测信号UP_DET而产生对应的错误检测信号。结果，在对下行锁存电路222的高测试期间，不管上行锁存电路224的操作如何，都可以根据从下行锁存电路222输出的下行检测信号DN_DET而产生第一错误检测信号至第n错误检测信号FAIL<1:n>。

此后，根据选择信号SEL和移位时钟SCLK，第一移位电路230_1至第n移位电路230_n可以分别储存第一错误检测信号至第n错误检测信号FAIL<1:n>并将第一错误检测信号至第n错误检测信号FAIL<1:n>顺序地移位，以经由测试焊盘TPAD将第n移位信号SRO输出到外部。外部测试设备可以基于第n移位信号SRO来监测/检测下行锁存电路222是否正常工作。

接下来，可以执行对上行锁存电路224的低测试(步骤S830)。对于低测试，下拉驱动信号PD_EN可以被激活，然后第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn下拉至接地电压VSS。当上行扫描信号UP_SCAN、锁存信号OS_LAT和下行掩蔽信号DN_PASS被激活时，第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以在掩蔽下行检测信号DN_DET的情况下将对应的穿通电极的电压电平储存为上行检测信号UP_DET，从而输出对应的错误检测信号。此后，根据选择信号SEL和移位时钟SCLK，第一移位电路230_1至第n移位电路230_n可以分别储存第一错误检测信号至第n错误检测信号FAIL<1:n>并将第一错误检测信号至第n错误检测信号FAIL<1:n>顺序地移位，以经由测试焊盘TPAD将第n移位信号SRO输出到外部。

外部测试设备可以基于第n移位信号SRO来监测/检测上行锁存电路224是否正常工作。例如，在第一错误检测信号至第n错误检测信号FAIL<1:n>被顺序地输出为逻辑低电平的情况下，外部测试设备可以确定第一错误检测电路220_1至第n错误检测电路220_n的所有上行锁存电路224正常工作。相反，在第一错误检测信号至第n错误检测信号FAIL<1:n>中的任意一个被输出为逻辑高电平的情况下，外部测试设备可以确定与具有逻辑低电平的错误检测信号相对应的上行锁存电路224异常工作。

接下来，可以执行对下行锁存电路222的低测试(步骤S840)。对于低测试，下拉驱动信号PD_EN可以被激活，并且因此第一穿通电极驱动电路210_1至第n穿通电极驱动电路210_n可以将第一穿通电极TSV1至第n穿通电极TSVn下拉至接地电压VSS。当下行扫描信号DN_SCAN、锁存信号OS_LAT和上行掩蔽信号UP_PASS被激活时，第一错误检测电路220_1至第n错误检测电路220_n中的每一个可以在掩蔽上行检测信号UP_DET的情况下将对应的穿通电极的电压电平储存为下行检测信号DN_DET，从而输出对应的错误检测信号。此后，根据选择信号SEL和移位时钟SCLK，第一移位电路230_1至第n移位电路230_n可以分别储存第一错误检测信号至第n错误检测信号FAIL<1:n>并将第一错误检测信号至第n错误检测信号FAIL<1:n>顺序地移位，以经由测试焊盘TPAD将第n移位信号SRO输出到外部。

图7和图8示出了其中可以顺序地执行对上行锁存电路224的高测试S810、对下行锁存电路222的高测试S820、对上行锁存电路224的低测试S830以及对下行锁存电路222的低测试S840的情况。然而，本发明的构思和精神不限于此，并且可以在不脱离本发明的范围的情况下改变测试S810至S840的次序。例如，在一个实施例中，对上行锁存电路224的高测试S810、对上行锁存电路224的低测试S830、对下行锁存电路222的高测试S820以及对下行锁存电路222的低测试S840可以按照所述顺序来顺序地执行。

图9是示出根据本发明的各种实施例的半导体器件300的电路图。

参考图9，半导体器件300可以包括第一穿通电极TSV1至第n穿通电极TSVn、第一穿通电极驱动电路310_1至第n穿通电极驱动电路310_n和第一错误检测电路320_1至第n错误检测电路320_n。第一穿通电极驱动电路310_1至第n穿通电极驱动电路310_n和第一错误检测电路320_1至第n错误检测电路320_n可以具有与图5的配置基本上相同的配置。

与图5中的半导体器件200的不同，半导体器件300可以压缩从第一错误检测电路320_1至第n错误检测电路320_n输出的第一错误检测信号至第n错误检测信号FAIL<1:n>，从而一次输出第一压缩信号FAIL_H和第二压缩信号FAIL_L。

半导体器件300可以包括第一压缩电路330和第二压缩电路340。

当在高测试期间第一穿通电极TSV1至第n穿通电极TSVn被充电至第一电压电平时，第一压缩电路330可以压缩第一错误检测信号至第n错误检测信号FAIL<1:n>以输出第一压缩信号FAIL_H。第一压缩电路330可以通过根据第一判断信号JUDGE_H而对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑与运算来输出第一压缩信号FAIL_H。在高测试期间，第一判断信号JUDGE_H可以被激活为逻辑高电平。第一压缩信号FAIL_H可以经由第一测试焊盘TPAD_H被输出到外部设备(或外部)。

在一个实施例中，第一压缩电路330可以包括第一高压缩器330_1至第n高压缩器330_n。第一高压缩器330_1至第n高压缩器330_n可以对从前一位置的高压缩器330_1至330_n-1输出的信号FAIL_H<1:n-1>和第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑与运算。位于第一级的第一高压缩器330_1可以对第一错误检测信号FAIL<1>和第一判断信号JUDGE_H执行逻辑与运算。位于最后一级的第n高压缩器330_n可以通过对从第(n-1)高压缩器330_n-1输出的信号FAIL_H和第n错误检测信号FAIL执行逻辑与运算而输出第一压缩信号FAIL_H。图9示出了第一高压缩器330_1至第n高压缩器330_n中的每一个用与非门和反相器来实施。然而，本发明的构思和精神不限于此，并且第一高压缩器330_1至第n高压缩器330_n可以利用用于执行逻辑与运算的各种逻辑电路来实施。

当在低测试期间第一穿通电极TSV1至第n穿通电极TSVn被放电至第二电压电平时，第二压缩电路340可以压缩第一错误检测信号至第n错误检测信号FAIL<1:n>以输出第二压缩信号FAIL_L。第二压缩电路340可以通过根据第二判断信号JUDGE_L而对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑或运算来输出第二压缩信号FAIL_L。在低测试期间，第二判断信号JUDGE_L可以被激活为逻辑低电平。第二压缩信号FAIL_L可以经由第二测试焊盘TPAD_L被输出到外部。

在一个实施例中，第二压缩电路340可以包括第一低压缩器340_1至第n低压缩器340_n。第一低压缩器340_1至第n低压缩器340_n可以对从前一位置的低压缩器340_1至340_n-1输出的信号FAIL_L<1:n-1>和第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑或运算。位于第一级的第一低压缩器340_1可以对第一错误检测信号FAIL<1>和第二判断信号JUDGE_L执行逻辑或运算。位于最后一级的第n低压缩器340_n可以通过对从第(n-1)低压缩器340_n-1输出的信号FAIL_L和第n错误检测信号FAIL执行逻辑或运算而输出第二压缩信号FAIL_L。图9示出了第一低压缩器340_1至第n低压缩器340_n中的每一个用或非门和反相器来实施。然而，本发明的构思和精神不限于此，并且第一低压缩器340_1至第n低压缩器340_n可以利用用于执行逻辑或运算的各种逻辑电路来实施。

在下文中，参考图7至图9，将描述根据本实施例的半导体器件300的测试操作。

首先，可以执行对上行锁存电路的高测试(步骤S810)。在高测试期间，上拉驱动信号PU_EN可以被激活，并且上行扫描信号UP_SCAN、锁存信号OS_LAT和下行掩蔽信号DN_PASS可以被激活。因此，不管下行锁存电路的操作如何，都可以根据从上行锁存电路输出的上行检测信号UP_DET而产生第一错误检测信号至第n错误检测信号FAIL<1:n>。当第一判断信号JUDGE_H转变为逻辑高电平时，第一压缩电路330可以对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑与运算，以输出第一压缩信号FAIL_H。外部测试设备可以基于经由第一测试焊盘TPAD_H输出的第一压缩信号FAIL_H来监测/检测上行锁存电路是否正常工作。例如，在高测试期间第一压缩信号FAIL_H被输出为逻辑高电平的情况下，外部测试设备可以确定第一错误检测电路320_1至第n错误检测电路320_n的所有上行锁存电路正常工作。相反，在高测试期间第一压缩信号FAIL_H被输出为逻辑低电平的情况下，外部测试设备可以确定至少一个上行锁存电路异常工作。

接下来，可以执行对下行锁存电路的高测试(步骤S820)。同样，不管上行锁存电路的操作如何，都可以根据从下行锁存电路输出的下行检测信号DN_DET而产生第一错误检测信号至第n错误检测信号FAIL<1:n>。当第一判断信号JUDGE_H转变为逻辑高电平时，第一压缩电路330可以对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑与运算，以输出第一压缩信号FAIL_H。外部测试设备可以基于经由第一测试焊盘TPAD_H输出的第一压缩信号FAIL_H来监测/检测下行锁存电路是否正常工作。

接下来，可以执行对上行锁存电路的低测试(步骤S830)。在低测试期间，下拉驱动信号PD_EN可以被激活，并且上行扫描信号UP_SCAN、锁存信号OS_LAT和下行掩蔽信号DN_PASS可以被激活。因此，不管下行锁存电路的操作如何，都可以根据从上行锁存电路输出的上行检测信号UP_DET来产生第一错误检测信号至第n错误检测信号FAIL<1:n>。当第二判断信号JUDGE_L转变为逻辑低电平时，第二压缩电路340可以对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑或运算以输出第二压缩信号FAIL_L。外部测试设备可以基于经由第二测试焊盘TPAD_L输出的第二压缩信号FAIL_L来监测/检测上行锁存电路是否正常工作。例如，在低测试期间第二压缩信号FAIL_L被输出为逻辑低电平的情况下，外部测试设备可以确定第一错误检测电路320_1至第n错误检测电路320_n的所有上行锁存电路正常工作。相反，在低测试期间第二压缩信号FAIL_L被输出为逻辑高电平的情况下，外部测试设备可以确定至少一个上行锁存电路异常工作。

接下来，可以执行对下行锁存电路的低测试(步骤S840)。同样，不管上行锁存电路的操作如何，都可以根据从下行锁存电路输出的下行检测信号DN_DET而产生第一错误检测信号至第n错误检测信号FAIL<1:n>。当第二判断信号JUDGE_L转变为逻辑低电平时，第二压缩电路340可以对第一错误检测信号至第n错误检测信号FAIL<1:n>执行逻辑或运算，以输出第二压缩信号FAIL_L。外部测试设备可以基于经由第二测试焊盘TPAD_L输出的第二压缩信号FAIL_L来监测/检测下行锁存电路是否正常工作。

根据一个实施例，可以根据设计选项来调整测试S810至S840的次序。图5的半导体器件200甚至可以识别错误检测电路中发生缺陷的位置。即，半导体器件200可以识别多个错误检测电路中的哪一个具有缺陷。尽管图9的半导体器件300不可以识别错误检测电路中发生缺陷的位置，但是半导体器件300可以在短的时间段内判断任意的错误检测电路是否具有缺陷。

根据本实施例，半导体器件可以通过检测针对穿通电极的错误检测电路是否正常工作来提高整体芯片制造产率。此外，半导体器件可以通过在层叠芯片/裸片之前检测针对穿通电极的错误检测电路的正常操作来减少/最小化封装/层叠芯片/裸片所花费的不必要的成本和时间。

尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。