用于时钟产生的装置

技术领域

在本发明的实施例中阐述的技术大体来说涉及电子装置，且更具体来说，涉及用于时钟产生的装置。

背景技术

时钟信号常常在电子器件中用于各种目的，包括电路操作、同步等。时钟信号由时钟产生器电路生成，所述时钟产生器电路通常包括振荡器。

电压控制振荡器(voltage controlled oscillator，VCO)是一种由输入电压来控制振荡频率的电子振荡器。VCO可用作锁相环路(phase-locked loop，PLL)及频率合成器中的精密波形产生器。传统的VCO可具有交叉耦合的差分拓扑(differential topology)。由于振荡器中的晶体管的栅极与漏极之间的连接，呈此种拓扑的振荡器往往具有最差的电源抑制比(power supply rejection ratio，PSRR)。此外，晶体管的栅极偏压中的直流(direct current，DC)操作点易于受到硅中失配(mismatch)的影响。

尽管传统的基于变压器的振荡器具有低的相位噪声及低的频率推移(frequencypushing)，但是由于电压在供电电源的DC电平周围摆动，因而传统的基于变压器的振荡器存在可靠性问题。振荡摆动的峰值电压可容易打破振荡器中漏极侧及栅极侧的限制。因此，现有的振荡器不能完全令人满意地克服上述缺点。

发明内容

本发明实施例提供一种用于时钟产生的装置，包括：第一晶体管对，电耦合到一对输出节点；第二晶体管对，电耦合到所述一对输出节点；以及电感单元，电耦合在所述一对输出节点之间且电耦合在所述第一晶体管对的栅极之间，其中所述电感单元包括：第一电感元件，电耦合到所述第一晶体管对的一个栅极；以及第二电感元件，电耦合到所述一对输出节点中的一者，其中所述第一电感元件与所述第二电感元件被配置成彼此磁耦合。

附图说明

下面参照以下图式详细阐述本公开的各种示例性实施例。提供图式仅是出于例示目的且这些图式仅绘示本公开的示例性实施例以有助于读者理解本公开。因此，图式不应被视为限制本公开的广度、范围或适用性。应注意，为使例示清楚及容易起见，这些图式并未按比例绘制。

图1示出根据本公开的一些实施例的示例性振荡器的电路图。

图2示出根据本公开的一些实施例的图1中所示的示例性振荡器的电压波形。

图3示出根据本公开的一个实施例的示例性的基于变压器的互补振荡器，所述示例性的基于变压器的互补振荡器与图1中的电路图一致。

图4示出根据本公开的一个实施例的另一示例性的基于变压器的互补振荡器，所述另一示例性的基于变压器的互补振荡器与图1中的电路图一致。

图5示出根据本公开的一个实施例的具有受控电压偏压(controlled voltagebias)的示例性的基于变压器的互补振荡器。

图6示出根据本公开的一个实施例的具有受控电压偏压的另一示例性的基于变压器的互补振荡器。

图7示出根据本公开的一个实施例的用于操作基于变压器的互补振荡器的方法的流程图。

具体实施方式

以下参照附图对本公开的各种示例性实施例进行阐述，以使所属领域中的普通技术人员能够理解并使用本公开。如对所属领域中的普通技术人员将显而易见，在阅读本公开之后，可在不背离本公开的范围的条件下对本文中所述的实例作出各种改变或润饰。因此，本公开并非仅限于本文中所阐述及所示出的示例性实施例及应用。另外，本文中所公开的方法中的步骤的具体次序和/或层级仅为示例性方法。可基于设计偏好而在本公开的范围内对所公开的方法或工艺的步骤的具体次序或层级进行重新排列。因此，所属领域中的普通技术人员应理解，本文中所公开的方法及技术是以样本次序呈现各种步骤或动作，且除非另外明确说明，否则本公开并非仅限于所呈现的具体次序或层级。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。除非另外明确阐述，否则例如“附接(attached)”、“固定(affixed)”、“连接(connected)”及“互连(interconnected)”等用语是指其中结构直接地或通过中间结构间接地彼此固定或附接的关系以及指可移动的或刚性的附接或关系两者。

除非另有定义，否则本文使用的所有用语(包括技术及科学用语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还应理解，用语(例如那些在常用词典中定义的用语)应被解释为具有与其在相关技术及本公开的上下文中的含义一致的含义，且除非在本文明确定义，否则不应以理想化或过于正式的意义来解释。

现在将详细参考本公开的当前实施例，这些实施例的实例在附图中示出。在图式及说明书中尽可能使用相同的参考编号来指代相同或相似的部件。

本公开提供用于产生具有良好相位噪声及高可靠性的时钟信号的电路及方法。在一个实施例中，所公开的振荡器具有互补拓扑及变压器。所公开的振荡器可具有呈互补拓扑的两对晶体管，以有助于保持对称波形及低的闪烁噪声拐角(flicker noise corner)。在一个实施例中，所述两对晶体管可包括一对p型金属氧化物半导体(p-type metal-oxide-semiconductor，PMOS)晶体管及一对n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管。基于PMOS晶体管与NMOS晶体管的宽度对长度(width tolength，W/L)比的设计，振荡摆动可位于约1/2供电电压(VDD)的DC电平处。输出电压的峰值摆动低于VDD，以避免出现可靠性问题。

另外，所公开的振荡器在晶体管的漏极侧到栅极侧之间采用变压器。在一个实施例中，变压器从漏极侧到栅极侧具有1：2的电感比。这有助于在漏极侧提供大的电压增益及三次谐波频调(harmonic tone)。如此一来，漏极侧(即，基于变压器的互补振荡器的输出处)的电压波形良好地近似于方波形状，从而提供良好的相位噪声性能及电源效率。由于可将栅极偏压与漏极偏压分开，因而频率推移也远好于传统设计。

所公开的振荡器可应用于任何时钟产生电路，例如，在具有琐相环路的数字电路设计中作为基于电感电容槽(LC tank)的电压控制振荡器(VCO)或数字控制振荡器(DCO)。

图1示出根据本公开的一些实施例的示例性振荡器100的电路图。如图1中所示，示例性振荡器100在由供电电压VDD 160及参考电压GND 170定义的电源域中运行。示例性振荡器100包括第一晶体管对110及第二晶体管对120。第一晶体管对110包括第一晶体管M1111及第二晶体管M2 112。第二晶体管对120包括第三晶体管M3 121及第四晶体管M4 122。

在一个实施例中，第一晶体管M1 111、第二晶体管M2 112、第三晶体管M3 121及第四晶体管M4 122中的每一者包括金属氧化物半导体(MOS)晶体管。在一个实施例中，第一晶体管M1 111及第二晶体管M2 112中的每一者包括n型金属氧化物半导体(NMOS)晶体管，且第三晶体管M3 121及第四晶体管M4 122中的每一者包括p型金属氧化物半导体(PMOS)晶体管。在其他实施例中，第一晶体管M1 111、第二晶体管M2 112、第三晶体管M3 121及第四晶体管M4 122中的每一者包括金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effect transistor，MOSFET)。

振荡器100在耦合到第一晶体管M1 111的漏极及第三晶体管M3 121的漏极的输出节点处产生振荡器输出信号V

所述一对输出节点V

在一个实施例中，电感单元130是包括电感器L1、L2、L3、L4的变压器。也就是说，电感单元130中的电感元件中的每一者是电感器。由于第一晶体管M1 111的栅极经由变压器130连接到第二晶体管M2 112的漏极且第二晶体管M2 112的栅极经由变压器130连接到第一晶体管M1 111的漏极，因而第一晶体管M1 111与第二晶体管M2 112形成电感交叉耦合对(inductively cross-coupled pair)。类似地，由于第三晶体管M3 121的栅极经由变压器130连接到第四晶体管M4 122的漏极且第四晶体管M4 122的栅极经由变压器130连接到第三晶体管M3 121的漏极，因而第三晶体管M3 121与第四晶体管M4 122形成电感交叉耦合对。如上所述，每一对晶体管可为NMOS晶体管或PMOS晶体管，以为振荡提供负电阻。

在电感单元130的一个实施例中，第一电感器L1的极性与第四电感器L4相反。耦合在偏压电压VB 180与第二晶体管M2 112的栅极之间的第一电感器L1用于以小信号模式在第二晶体管M2 112的栅极处提供电压摆动。类似地，由于第一电感器L1也耦合在偏压电压VB 180与第四晶体管M4122的栅极之间，因而第一电感器L1也用于以小信号模式在第四晶体管M4 122的栅极处提供电压摆动。磁耦合到第一电感器L1且电耦合到输出节点V

如图1中所示，振荡器100的电路结构是对称的。如此一来，电感单元130还包括第二电感器L2及第三电感器L3，其中第二电感器L2的极性与第三电感器L3相反。由于对称的电路结构，第一电感器L1、第四电感器L4、第二晶体管M2 112与第四晶体管M4 122之间的操作与第二电感器L2、第三电感器L3、第一晶体管M1 111与第三晶体管M3 121之间的另一操作实质上相同。

在电感单元130的另一实施例中，第一电感器L1的极性与第三电感器L3相反，而第二电感器L2的极性与第四电感器L4相反。在电感单元130的任一实施例中，输出节点V

如图1中所示，从漏极侧到栅极侧采用1：2变压器130来提供无源电压增益(passive voltage gain)。因此，可在漏极侧获得三次谐波信号，这有助于使波形在边缘处更尖锐，并显示出不受闪烁噪声的影响。另外，由于栅极相对于偏压的电容变动比漏极相对于偏压的电容变动大(例如，大几倍)，因而漏极偏压与栅极偏压在振荡器100中被分开以降低电源推移(supply pushing)。

此外，如图1中所示，振荡器100还包括用于频率调谐的第一电容单元140及第二电容单元150。第一电容单元140电耦合在第一晶体管M1 111的栅极与第二晶体管M2 112的栅极之间，且与电感单元130并联地电连接。第二电容单元150电耦合在输出节点V

如图1中所示，第一晶体管M1 111及第二晶体管M2 112中的每一者具有电连接到接地引脚GND 170的源极。如图1中所示，第三晶体管M3 121及第四晶体管M4 122中的每一者具有电连接到电源供应引脚VDD 160的源极。由于振荡器100具有互补的与电感交叉耦合的差分拓扑且是基于变压器的振荡器，因而振荡器100可实现良好的相位噪声、低的频率推移、对称的波形及且不会出现可靠性问题。

根据各种实施例，变压器130可以各种方式形成。在一个实施例中，变压器130包括两个电感器，所述两个电感器形成在同一金属层上且彼此水平地进行磁耦合。在一个实施例中，所述两个电感器中的每一者具有至少一个匝及偶数个端口。在一个实例中，第一电感器具有：第一匝，位于第二电感器的所述至少一个匝内部；第二匝，位于第二电感器的所述至少一个匝外部；或同时具有第一匝及第二匝两者。在另一实例中，第一电感器具有：第一端口，位于第二电感器的所述至少一个匝内部；第二端口，位于第二电感器的所述至少一个匝外部；或者同时具有第一端口及第二端口二者。在一个实施例中，所述两个电感器中的每一者是具有对称布局的差分激励电感器。在一个实施例中，所述两个电感器中的每一者是基于两个单端式螺旋电感器(single-ended spiral inductor)形成的。

图2示出根据本公开一些实施例的图1中所示的示例性振荡器的电压波形。如图2中所示，波形210表示振荡器100中的晶体管(例如第一晶体管M1 111)的漏极处的电压，而波形220表示振荡器100中的晶体管(例如第一晶体管M1 111)的栅极处的电压。由于振荡器100中从晶体管的漏极侧到栅极侧的变压器130的电感比为1：2，因而栅极电压220的峰对峰值(peak-to-peak value)约为漏极电压210的峰对峰值的两倍。

如图2中所示，漏极电压波形210及栅极电压波形220两者均在等于约1/2供电电压VDD的DC电平周围摆动，这可通过设置PMOS晶体管与NMOS晶体管的宽度对长度(W/L)比来进行配置。如此一来，漏极电压波形210在供电电压VDD与参考电压GND之间摆动，这会确保对于漏极电压而言不存在可靠性问题。尽管栅极电压波形220摆动超过供电电压VDD及参考电压GND，但栅极电压波形220在可靠性阈值Vmax以下摆动，这会确保对于栅极电压而言不存在可靠性问题。

所示出的波形210、220的实施例只是振荡器100的一些组件处的波形的实例。因此，可添加来自其他组件或来自重复测量的波形，这仍处于本公开的范围内。

图3示出根据本公开一个实施例的示例性的基于变压器的互补振荡器300，所述基于变压器的互补振荡器300与图1中的电路图一致。如图3中所示，基于变压器的互补振荡器300类似于参照图1阐述及示出的振荡器100，只是例如振荡器300包括第一电容单元140及第二电容单元150的详细电路图。如图3中所示，振荡器300中的第一电容单元140包括由开关345连接的电容器C1 341与电容器C2 342；且振荡器300中的第二电容单元150包括由开关355连接的电容器C3 351与电容器C4 352。

根据各种实施例，电感电容槽振荡器(LC tank oscillator)300中的电容器C1到C4中的每一者可被金属氧化物金属(metal-oxide-metal，MOM)电容器、金属绝缘体金属(metal-insulator-metal，MIM)电容器、变容二极管、金属氧化物半导体(MOS)电容器或任何其他提供电容的器件采用。根据各种实施例，电感器L1到L4中的每一者可由单端式螺旋电感器、差分螺旋电感器或任何其他提供电感的器件来实施。

如图3中所示，第一晶体管M1 111的漏极与第三晶体管M3 121的漏极直接连接，且第二晶体管M2 112的漏极与第四晶体管M4 122的漏极直接连接。第一晶体管M1 111的栅极与第三晶体管M3 121的栅极连接在一起且短路连接到电感器L2 132及电容器C2 342；并且第二晶体管M2 112的栅极与第四晶体管M4 122的栅极连接在一起且短路连接到电感器L1131及电容器C1 341。第一晶体管M1 111的漏极与第三晶体管M3 121的漏极连接在一起且短路连接到电感器L3 133及电容器C3 351；并且第二晶体管M2 112的漏极与第四晶体管M4122的漏极连接在一起且短路连接到电感器L4 134及电容器C4 352。

晶体管M1到M4的功能如同两个电感交叉耦合对，为振荡启动提供足够的负电阻。晶体管M1与晶体管M2的尺寸(包括宽度、长度等)是相同的以实现对称的差分操作。晶体管M3与晶体管M4的尺寸(包括宽度、长度等)是相同的以实现对称差分操作。晶体管M1、M2与晶体管M3、M4之间的尺寸比可被设计成在晶体管M1到M4的漏极侧(即，在输出节点V

开关345被置于电容器C1 341与电容器C2 342之间，以在开关345接通及断开时提供不同的电容。类似地，开关355被置于电容器C3 351与电容器C4 352之间，以在开关355接通及断开时提供不同的电容。开关345及开关355的开关设计可基于互补的互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)开关、仅NMOS器件或仅PMOS器件、或任何可接通及断开两个电容器之间的连接的器件。

在一个实施例中，开关345及开关355的开关设计是差分设计，以产生对称波形。根据各种实施例，电容器C1 341的电容值与电容器C3 351的电容值相同或不同；且电容器C2342的电容值与电容器C4 352的电容值相同或不同。在一个实施例中，电容器C1到C4的所有电容均是相同的。

在一个实施例中，电感器L3及L4是形成变压器的一次线圈的一次电感器，电感器L1及L2是形成变压器的二次线圈的二次电感器。二次线圈磁耦合到一次线圈。举例来说，二次电感器L1磁耦合到一次电感器L3；且二次电感器L2磁耦合到一次电感器L4。另外，二次电感器L1具有比一次电感器L3大的电感；且二次电感器L2具有比一次电感器L4大的电感。举例来说，二次电感器L1与一次电感器L3之间的电感比为2；且二次电感器L2与一次电感器L4之间的电感比为2。1:2变压器比使得栅极侧的电压摆动高于漏极侧的电压摆动。

一次线圈及二次线圈中的每一者具有中心抽头(center tap)。如图3中所示，包括二次电感器L1及L2的二次线圈具有电连接到偏压电压VB 180的中心抽头188。

另外，此种变压器的耦合系数可被设计成会将三次谐波注入到漏极侧且使电压波形在边缘处更尖锐的值(例如约0.7)。尖锐的波形使得不会出现闪烁噪声，从而使得相位噪声较低。

图4示出根据本公开一个实施例的另一示例性的基于变压器的互补振荡器400，基于变压器的互补振荡器400与图1中的电路图一致。如图4中所示，基于变压器的互补振荡器400类似于参照图1阐述及示出的振荡器100，只是例如振荡器400包括第一电容单元140及第二电容单元150的详细电路图。如图4中所示，振荡器400中的第一电容单元140包括开关电容器410、变容二极管D1 401及变容二极管D2 402；且振荡器400中的第二电容单元150包括开关电容器420、变容二极管D3 403及变容二极管D4404。

此实例中的开关电容器410包括多个并联连接的分支，其中每一分支包括经由开关415串联连接的两个电容器411、412。类似地，此实例中的开关电容器420包括多个并联连接的分支，其中每一分支包括经由开关425串联连接的两个电容器421、422。在一个实施例中，开关电容器410中并联连接的分支的数目与开关电容器420中并联连接的分支的数目相同。在一个实施例中，开关电容器410的总电阻和/或电容与开关电容器420的总电阻和/或电容相同。

变容二极管D1 401及变容二极管D2 402通过变容二极管D1 401及变容二极管D2402的阴极进行串联连接以形成变容二极管分支。变容二极管分支并联连接到开关电容器410，以防止谐振阻抗(resonant impedance)劣化。变容二极管分支具有耦合到受控电压V

图5示出根据本公开一个实施例的具有受控电压偏压的示例性的基于变压器的互补振荡器500。如图5中所示，基于变压器的互补振荡器500类似于参照图4阐述及示出的振荡器400，只是例如振荡器500包括用于向二次电感器131、132的中心抽头188提供偏压电压的详细电路图。如图5中所示，中心抽头188电连接到包括两个部分510、520的可变电阻器R

如图5中所示，中心抽头188也电连接到耦合在中心抽头188与接地节点570之间的低通电容器C

图6示出根据本公开一个实施例的具有受控电压偏压的另一示例性的基于变压器的互补振荡器600。如图6中所示，基于变压器的互补振荡器600类似于参照图4阐述及示出的振荡器400，只是例如振荡器600包括用于向晶体管M1到M4的栅极提供偏压电压的详细电路图。如图6中所示，在电感器L1 131、L2 132的中心抽头640与电感器L3 133、L4 134的中心抽头650之间存在短接线660。这样一来，晶体管M1到M4的漏极侧处及栅极侧处的DC偏压电压是相同的。因此，振荡器600中的栅极偏压是基于互补的与电感交叉耦合的拓扑进行自偏压(self-biased)。图5中设计的电压控制振荡器500可提供较小的频率推移，而图6中设计的电压控制振荡器600可提供较小的电路占用面积。

图7示出根据本公开一个实施例的用于操作电路(例如图1或图3到图6中所示的基于变压器的互补振荡器)的方法700的流程图。在操作710处，对电路的变压器的一次线圈的中心抽头施加偏压电压。在操作720处，将电路的第一晶体管的第一栅极的第一输入电压放大到第一输出电压。在操作730处，通过电路的变压器将第一输出电压磁耦合到电路的第二晶体管的第二栅极的第二输入电压。在操作740处，将第二晶体管的第二栅极的第二输入电压放大到第二输出电压。在操作750处，通过变压器将第二输出电压磁耦合到第一栅极的第一输入电压。在操作755处，判断第一输入电压是否达到稳定。如果第一输入电压达到稳定，则工艺进行到操作760，在操作760中基于第一输出电压及第二输出电压而产生电路的输出信号作为时钟信号。如果第一输入电压未达到稳定，则工艺返回到操作720，以进行操作720到750的另一次迭代。在一个实施例中，当在一次迭代(即，操作720到750的操作重复)之后第一输入电压的绝对变化小于预定阈值时，第一输入电压达到稳定。根据本教示的各种实施例，图7中的操作的次序可进行改变。

在一些实施例中，公开一种用于时钟产生的装置。所述装置包括：第一晶体管对，电耦合到一对输出节点；第二晶体管对，电耦合到所述一对输出节点；以及电感单元，电耦合在一对输出节点之间且电耦合在第一晶体管对的栅极之间。电感单元包括：第一电感元件，电耦合到第一晶体管对的一个栅极；以及第二电感元件，电耦合到一对输出节点中的一者。第一电感元件与第二电感元件被配置成彼此磁耦合。

在相关实施例中，所述第一电感元件及所述第二电感元件被配置成产生可变电感；以及所述第一电感元件具有大于或等于所述第二电感元件的电感值的电感值。

在相关实施例中，所述第一电感元件与所述第二电感元件形成在同一金属层上且彼此具有水平耦合。

在相关实施例中，所述第一电感元件及所述第二电感元件中的每一者是具有至少一个匝且具有偶数个端口的电感器。

在相关实施例中，所述第一电感元件具有以下中的至少一者：第一匝，位于所述第二电感元件的所述至少一个匝内部；以及第二匝，位于所述第二电感元件的所述至少一个匝外部。

在相关实施例中，所述第一电感元件具有以下中的至少一者：第一端口，位于所述第二电感元件的所述至少一个匝内部；以及第二端口，位于所述第二电感元件的所述至少一个匝外部。

在相关实施例中，所述第一电感元件及所述第二电感元件中的每一者是具有对称布局的差分激励电感器。

在相关实施例中，所述第一电感元件及所述第二电感元件中的每一者是基于两个单端式螺旋电感器而形成的。

在相关实施例中，所述电感单元还包括：第三电感元件，电耦合在所述第一电感元件与所述第一晶体管对的另一栅极之间；以及第四电感元件，电耦合在所述第二电感元件与所述一对输出节点中的另一输出节点之间，其中所述第三电感元件与所述第四电感元件被配置成彼此磁耦合。

在相关实施例中，所述的装置还包括以下中的至少一者：第一电容单元，电耦合在所述第一晶体管对的所述栅极之间且与所述电感单元并联地电连接；以及第二电容单元，电耦合在所述一对输出节点之间且与所述电感单元并联地电连接。

在相关实施例中，所述第一电容单元及所述第二电容单元中的每一者包括以下中的至少一者：开关电容器，所述开关电容器的电阻相依于所述开关电容器的开关频率；以及变容二极管，所述变容二极管的电容相依于施加在所述变容二极管两端的偏压电压。

在一些实施例中，公开一种振荡器。所述振荡器包括：多个一次电感器；多个二次电感器，所述多个二次电感器中的每一者磁耦合到所述多个一次电感器中的对应的一者；第一对晶体管，包括第一晶体管及第二晶体管；以及第二对晶体管，包括第三晶体管及第四晶体管。第一晶体管、第二晶体管、第三晶体管及第四晶体管中的每一者具有电连接到所述多个一次电感器的漏极及电连接到所述多个二次电感器的栅极。

在相关实施例中，所述第一晶体管及所述第二晶体管是n型晶体管；以及所述第三晶体管及所述第四晶体管是p型晶体管。

在相关实施例中，所述多个二次电感器中的每一者具有比所述多个一次电感器中的所述对应的一者大的电感。

在相关实施例中，所述第一晶体管具有电连接到所述第二晶体管的漏极的栅极；所述第二晶体管具有电连接到所述第一晶体管的漏极的栅极；所述第三晶体管具有电连接到所述第四晶体管的漏极的栅极；以及所述第四晶体管具有电连接到所述第三晶体管的漏极的栅极。

在相关实施例中，所述第一晶体管具有电连接到所述第三晶体管的漏极的漏极；所述第二晶体管具有电连接到所述第四晶体管的漏极的漏极；所述第一晶体管具有电连接到所述第三晶体管的栅极的栅极；以及所述第二晶体管具有电连接到所述第四晶体管的栅极的栅极。

在相关实施例中，所述多个一次电感器具有第一中心抽头；所述多个二次电感器具有第二中心抽头；以及所述第一中心抽头与所述第二中心抽头通过短路连接而电连接到彼此。

在相关实施例中，所述多个二次电感器的中心抽头电连接到用作低通滤波器的可变电阻器及电容器。

在一些实施例中，公开一种操作用于时钟产生的电路的方法，包括：将所述电路的第一晶体管的第一栅极的第一输入电压放大到第一输出电压；通过所述电路的变压器将所述第一输出电压磁耦合到所述电路的第二晶体管的第二栅极的第二输入电压；将所述第二晶体管的所述第二栅极的所述第二输入电压放大到第二输出电压；通过所述变压器将所述第二输出电压磁耦合到所述第一栅极的所述第一输入电压；重复以上操作，直到所述第一输入电压达到稳定；以及基于所述第一输出电压及所述第二输出电压而产生所述电路的输出信号作为时钟信号。

在相关实施例中，所述的方法还包括：对所述变压器的一次线圈的中心抽头施加偏压电压，其中当在进行操作重复之后所述第一输入电压的绝对变化小于预定阈值时所述第一输入电压达到稳定。

在一些实施例中，公开一种振荡器。所述振荡器包括：第一对晶体管，包括第一n型晶体管及第二n型晶体管；第二对晶体管，包括第一p型晶体管及第二p型晶体管，其中第一n型晶体管及第一p型晶体管中的每一者具有电连接到第一输出节点的漏极，且第二n型晶体管及第二p型晶体管中的每一者具有电连接到第二输出节点的漏极；以及变压器，电耦合在第一输出节点与第二输出节点之间。

尽管以上已阐述了本公开的各种实施例，然而应理解，所述实施例仅作为实例呈现而非用于进行限制。同样，各个图式可绘示示例性架构或配置，提供所述示例性架构或配置是为了使所属领域中的普通技术人员能够理解本公开的示例性特征及功能。然而，所属领域中的普通技术人员应理解，本公开并非仅限于所示出的示例性架构或配置，而是可使用各种替代架构及配置来实施。另外，如所属领域中的普通技术人员应理解，一个实施例的一个或多个特征可与本文中所述的另一实施例的一个或多个特征进行组合。因此，本公开的广度及范围不应受上述示例性实施例中的任一示例性实施例限制。

还应理解，本文中每当使用例如“第一”、“第二”等称谓来提及元件时均不是笼统地限制所述元件的数量或次序。而是，本文中使用这些称谓作为区分两个或更多个元件或区分元件的实例的便捷手段。因此，提及“第一元件”和“第二元件”并不意味着仅可采用两个元件或者第一元件必须以某种方式在第二元件之前。

另外，所属领域中的普通技术人员应理解，可使用各种不同的技术及技法中的任一种来表示信息及信号。举例来说，数据、指令、命令、信息、信号、位及符号(举例来说，在以上说明中可能提及的)可由电压、电流、电磁波、磁场或磁性粒子、光学场或光学粒子或其任意组合来表示。

所属领域中的普通技术人员还应理解，结合本文所公开的各个方面阐述的各种例示性逻辑区块、模块、处理器、构件、电路、方法及功能中的任一者可由电子硬件(例如，数字实施形式、模拟实施形式或两者的组合)、固件、包含指令的各种形式的程序或设计代码(为方便起见，在本文中可被称为“软件”或“软件模块”)或这些技术的任意组合来实施。

为清楚地例示硬件、固件及软件的此种可互换性，以上已对各种例示性组件、区块、模块、电路及步骤在其功能方面进行了大体阐述。此种功能是被实施为硬件、固件还是软件、抑或被实施为这些技术的组合取决于具体应用及施加于整个系统的设计约束条件。所属领域中的技术人员可针对每一具体应用以各种方式实施所阐述的功能，但此种实施决策不会导致脱离本公开的范围。根据各种实施例，处理器、器件、组件、电路、结构、机器、模块等可被配置成执行本文中所述的功能中的一个或多个功能。本文中针对规定操作或功能使用的用语“被配置成”或“被配置用于”是指处理器、器件、组件、电路、结构、机器、模块、信号等被实体构造成、编程成、排列成和/或格式化成执行规定操作或功能。

此外，所属领域中的普通技术人员应理解，本文中所述的各种例示性逻辑区块、模块、器件、组件及电路可在集成电路(IC)内实施或由集成电路(IC)执行，所述集成电路可包括数字信号处理器(digital signal processor，DSP)、应用专用集成电路(applicationspecific integrated circuit，ASIC)、现场可编程门阵列(field programmable gatearray，FPGA)或其他可编程逻辑器件、或其任意组合。逻辑区块、模块及电路还可包括天线和/或收发器，以与网络内或器件内的各种组件进行通信。被编程成执行本文中的功能的处理器将变成专门编程的或专用的处理器，且可被实施为计算器件的组合，例如DSP与微处理器的组合、多个微处理器、一个或多个微处理器与DSP核的结合、或者执行本文中所述的功能的任何其他合适的配置。

如果以软件的形式实施，则所述功能可作为一个或多个指令或代码存储在计算机可读媒体上。因此，本文中所公开的方法或算法的步骤可被实施为存储在计算机可读媒体上的软件。计算机可读媒体包括计算机存储媒体及通信媒体二者，包括任何可能够将计算机程序或代码从一个地方传递到另一地方的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为示例而非限制，这种计算机可读媒体可包括随机存取存储器(randomaccess memory，RAM)、只读存储器(read-only memory，ROM)、电可擦可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、只读光盘(compactdisk-ROM，CD-ROM)或其他光盘存储器器件、磁盘存储器器件或其他磁性存储器器件、或者可用于以指令或数据结构的形式存储所期望的程序代码且可由计算机存取的任何其他媒体。

在本文件中，本文使用的用语“模块”是指用于执行本文中所述的相关功能的软件、固件、硬件以及这些元件的任意组合。另外，为便于论述，各种模块被阐述为离散模块；然而，对于所属领域中的普通技术人员来说显而易见的是，可将两个或更多个模块组合形成单个模块，由所述单个模块执行根据本公开的实施例的相关功能。

对本公开中所述的实施方式的各种修改对于所属领域中的技术人员来说将显而易见，且在不背离本公开的范围的条件下，本文中所定义的一般原理也可应用于其他实施方式。因此，本公开并非旨在仅限于本文中所示的实施方式，而是符合与在以上权利要求书中所述的本文所公开新颖特征及原理一致的最宽广范围。