半导体封装装置及其制造方法

技术领域

本公开涉及半导体封装装置技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

FOCoS(Fan Out Chip on Substrate，扇出型基板上芯片)封装技术通过在典型球栅阵列基板上使用扇出复合芯片来实现。它可提供的解决方案成本较低，实践中比硅中介层结构具有更好的电气和热性能。

在FOCoS封装装置中，不同材料的热膨胀系数(coefficient of thermalexpansion，CTE)存在差异，在温度变化时产生的形变大小不同，在热循环过程中整体结构无法直接释放因热膨胀系数不一致所产生的应力。由于ASIC(Application SpecificIntegrated Circuit，专用集成电路)芯片和HBM(High Bandwidth Memory，高带宽存储器)芯片之间的线路位于应力集中区域，因此容易在上述应力的作用下出现断裂。

因此，有必要提出一种新的进行FOCoS封装的技术方案。

发明内容

本公开提供了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括：

重布线层，包括至少一层重布线线路；

第一芯片和第二芯片，位于所述重布线层的上表面；

所述第一芯片和所述第二芯片之间的所述重布线线路存在竖直方向上的高度变化。

在一些可选的实施方式中，所述第一芯片和所述第二芯片之间的所述重布线线路的纵向截面包括至少一个倾斜段。

在一些可选的实施方式中，所述第一芯片和所述第二芯片之间的所述重布线线路的纵向截面包括波浪形态部分，所述波浪形态部分包括至少一个高点、至少一个低点以及所述高点和低点之间的倾斜段。

在一些可选的实施方式中，所述第一芯片和第二芯片位于所述重布线层中最上层的所述重布线线路的上表面。

在一些可选的实施方式中，所述波浪形态部分延伸至所述第一芯片对应的竖直投影区内；或者

所述波浪形态部分延伸至所述第二芯片对应的竖直投影区内。

在一些可选的实施方式中，所述重布线层还包括位于最下层的虚设线路，所述虚设线路用于形成所述第一芯片和所述第二芯片之间的所述重布线线路的所述高度变化。

在一些可选的实施方式中，所述虚设线路包括至少两个虚设单元，所述至少两个虚设单元的纵向截面对应于至少两种不同的宽度；或者

所述至少两个虚设单元的纵向截面对应于至少两种不同的厚度。

在一些可选的实施方式中，所述虚设单元包括较小虚设单元和较大虚设单元，所述较小虚设单元的纵向截面的宽度大于2微米并且小于10微米，所述较大虚设单元的纵向截面的宽度大于10微米并且小于50微米；以及

所述较小虚设单元的纵向截面的厚度大于2微米并且小于5微米，所述较大虚设单元的纵向截面的厚度比所述较小虚设单元的纵向截面的厚度大2微米。

在一些可选的实施方式中，所述虚设线路中相邻的所述虚设单元之间的最小距离为2微米。

在一些可选的实施方式中，所述虚设线路和相邻的所述重布线线路之间设置有第一介电层，所述第一介电层的纵向截面的厚度大于2微米并且小于8微米。

在一些可选的实施方式中，所述波浪形态部分的长度大于10微米并且小于4毫米。

在一些可选的实施方式中，所述第一芯片和所述第二芯片之间的所述重布线线路分别与所述第一芯片和所述第二芯片电连接。

在一些可选的实施方式中，所述第一芯片为专用集成电路芯片，所述第二芯片为高带宽存储器芯片。

在一些可选的实施方式中，所述重布线线路在水平面内具有至少一处弯折。

在一些可选的实施方式中，所述重布线线路在水平面内具有锯齿形结构。

第二方面，本公开提供了一种制造半导体封装装置的方法，包括：

在载体上形成虚设线路，其中，所述虚设线路存在竖直方向上的高度变化；

在所述虚设线路上形成第一介电层；

在所述第一介电层上形成至少一层重布线线路，以得到重布线层。

在一些可选的实施方式中，在所述第一介电层上形成至少一层重布线线路，以得到重布线层之后，所述方法还包括：

在所述重布线层的表面设置第一芯片和第二芯片，其中，所述重布线线路至少部分位于所述第一芯片和所述第二芯片之间。

在一些可选的实施方式中，所述在载体上形成虚设线路，包括：

在所述载体上设置第二介电层；

在所述底第二电层上通过电镀方式形成至少两个虚设单元，以得到所述虚设线路，其中，所述至少两个虚设单元的纵向截面对应于至少两种不同的厚度。

在一些可选的实施方式中，所述在载体上形成虚设线路，包括：

在所述载体上通过电镀方式形成至少两个虚设单元，以得到所述虚设线路，其中，所述至少两个虚设单元的纵向截面对应于至少两种不同的厚度；以及

在所述第一介电层上形成至少一层重布线线路，以得到重布线层之后，所述方法还包括：

将所述半导体封装装置翻转，并在所述虚设线路上形成第二介电层。

在本公开的半导体封装装置及其制造方法中，第一芯片和第二芯片之间的重布线线路存在竖直方向上的高度变化，增大了重布线线路的总长度和表面积，提高了重布线线路抵抗应力的能力，能够有效避免第一芯片和第二芯片之间的重布线线路发生断裂，进而提高产品良率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：

图1A和图1B是现有技术中半导体封装装置的示意图；

图2-图6是根据本发明实施例的半导体封装装置的第一示意图至第五示意图；

图7和图8是根据本发明实施例的半导体封装装置的制造方法的示意图。

符号说明：

11、ASIC芯片；12、HBM芯片；13、基体；14、线路部分；100、第一芯片；200、第二芯片；240、第一导电垫；300、重布线线路；301、波浪形态部分左端；302、波浪形态部分右端；310、倾斜段；320、高点；330、低点；340、第二导电垫；400、焊料；500、第一介电层；510、第一导电通孔；600、虚设线路；610、较大虚设单元；620、较小虚设单元；700、第二介电层；710、第二导电通孔；800、载体。

具体实施方式

下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。

图1A和图1B是现有技术中半导体封装装置的示意图。如图1A所示，在现有的半导体封装装置中，ASIC芯片11和HBM芯片12均位于基体13上，线路部分14位于ASIC芯片11和HBM芯片12之间并将二者电连接。由于半导体封装装置中各部分(例如芯片、底部填充材和封装材等)的热膨胀系数不同，在温度变化时产生的形变量不同，因此会使整体结构出现弯曲，进而引起内部应力。其中，ASIC芯片11和HBM芯片12之间的线路部分14位于应力集中区域，容易出现断裂现象。图1B中的虚线区域示出了线路部分14的断裂现象。

图2-图6是根据本发明实施例的半导体封装装置的第一示意图至第五示意图。

图2示出了本实施例中半导体封装装置的纵向截面。如图2所示，本实施例中的半导体封装装置包括重布线层、第一芯片100和第二芯片200。

在本实施例中，重布线层包括至少一层重布线线路300，用于实现电连接点的重新布置。重布线线路300可以为金属材料，例如铜、金、银等。

在本实施例中，第一芯片100和第二芯片200位于重布线层的上表面。第一芯片100例如是专用集成电路芯片，第二芯片200例如是高带宽存储器芯片。在重布线层包括多个重布线线路300的情况下，第一芯片100和第二芯片200位于重布线层中最上层的重布线线路300的上表面。

在一个例子中，第二芯片200上的第一导电垫240与重布线线路300上的第二导电垫340通过焊料400连接。类似地，第一芯片100上与重布线线路300上相对应的导电垫也通过焊料400连接。从而，第一芯片100和第二芯片200之间的重布线线路300分别与第一芯片100和第二芯片200电连接。

在本实施例中，第一芯片100和第二芯片200之间的重布线线路300存在竖直方向上的高度变化。

图3中上方图为重布线线路300的俯视图，图3中下方图为重布线线路300的纵向截面，图3中的虚线示出了俯视图和纵向截面的对应关系。如图3所示，第一芯片100和第二芯片200之间的重布线线路300的纵向截面包括至少一个倾斜段310。倾斜段310位于高点320和低点330之间。多个高点320和多个低点330交错分布并通过倾斜段310相连，从而整体上形成了波浪形态部分。需要说明的是，图示中的波浪形态部分存在折角，而实际结构中的波浪形态部分为平滑过渡。

在本实施例的半导体封装装置中，第一芯片100和第二芯片200之间的重布线线路300存在竖直方向上的高度变化，增大了重布线线路300的总长度和表面积，提高了重布线线路300抵抗应力的能力，能够有效避免第一芯片100和第二芯片200之间的重布线线路300发生断裂，进而提高产品良率。

在一个例子中，如图2所示，波浪形态部分延伸至第一芯片100对应的竖直投影区内，波浪形态部分左端301超过第一芯片100右侧边缘。波浪形态部分还延伸至第二芯片200对应的竖直投影区内，波浪形态部分右端302超过第二芯片200左侧边缘。如此，有利于保证第一芯片100和第二芯片200之间的重布线线路300全部为波浪形态，避免出现脆弱部分，进一步降低第一芯片100和第二芯片200之间的重布线线路300发生断裂的可能性。

在一个例子中，如图5所示，重布线层还包括位于最下层的虚设线路600，虚设线路600用于形成第一芯片100和第二芯片200之间的重布线线路300的高度变化。虚设线路600包括至少两个虚设单元，例如较大虚设单元610和较小虚设单元620。较大虚设单元610和较小虚设单元620的纵向截面对应于不同的宽度，并且较大虚设单元610和较小虚设单元620的纵向截面对应于不同的厚度。虚设线路600中的不同单元可以彼此分离。虚设线路600用于提供具有不同高度的多个表面，从而形成重布线线路300的高度变化。

在一个例子中，如图5所示，虚设线路600和相邻的重布线线路300之间还可以设置有第一介电层500。第一介电层500上设置有第一导电通孔510。第一导电通孔510将虚设线路600的端部单元(例如图5中的左端单元或右端单元)和重布线线路300电连接。在制程中，第一介电层500可以随虚设线路600的高度变化而变化，从而形成波浪形态的表面。在此基础上，可以在第一介电层500的表面形成重布线线路300，从而实现重布线线路300的高度变化。

虚设线路600下方还可以设置有第二介电层700。第二介电层700上设置有第二导电通孔710。第二导电通孔710与虚设线路600的端部单元电连接。通过第一导电通孔510和第二导电通孔710，可以将重布线线路300与位于第二介电层700下方的其他线路结构电连接。

在一个例子中，如图6所示，较小虚设单元620的纵向截面的宽度A可以大于2微米并且小于10微米。较大虚设单元610的纵向截面的宽度C可以大于10微米并且小于50微米。较小虚设单元620的纵向截面的厚度E可以大于2微米并且小于5微米。较大虚设单元610的纵向截面的厚度F可以比较小虚设单元620的纵向截面的厚度大2微米。相邻的较大虚设单元610和较小虚设单元620之间的最小距离B可以为2微米。第一介电层500的纵向截面的厚度G可以大于2微米并且小于8微米。波浪形态部分的长度D可以大于10微米并且小于4毫米。

图4示出了一个例子中重布线线路300的俯视图。如图4所示，重布线线路300在水平面内具有至少一处弯折。更具体地，重布线线路300在水平面内具有锯齿形结构。因此，图4中的重布线线路300既具有竖直面内的高度变化，又具有水平面内的弯折，有利于进一步增大重布线线路300的总长度和表面积，降低第一芯片100和第二芯片200之间的重布线线路300发生断裂的可能性。

本实施例还提供一种制造半导体封装装置的方法。

图7示出了制造半导体封装装置的方法的第一种实施方式。如图7所示，首先，在载体800上设置第二介电层700。其次，在底第二电层上通过电镀方式形成至少两个虚设单元，以得到虚设线路600，其中，至少两个虚设单元的纵向截面对应于至少两种不同的厚度。之后，在虚设线路600上形成第一介电层500。最后，在第一介电层500上形成至少一层重布线线路300，以得到重布线层。

图8示出了制造半导体封装装置的方法的第二种实施方式。如图8所示，首先，在载体800上通过电镀方式形成至少两个虚设单元，以得到虚设线路600，其中，至少两个虚设单元的纵向截面对应于至少两种不同的厚度。其次，在虚设线路600上形成第一介电层500。之后，在第一介电层500上形成至少一层重布线线路300，以得到重布线层。最后，将半导体封装装置翻转，并在虚设线路600上形成第二介电层700。

请比较图7和图8，由于在两种实施方式中形成第二介电层700的顺序不同，因此两种实施方式形成的第二导电通孔710的孔径变化趋势相反。在图7中，第二导电通孔710的孔径变化趋势与第一导电通孔510的孔径变化趋势相同。在图8中，第二导电通孔710的孔径变化趋势与第一导电通孔510的孔径变化趋势相反。

对于图7和图8中的实施方式，在得到重布线层之后，还可以在重布线层的表面设置第一芯片100和第二芯片200，其中，重布线线路300至少部分位于第一芯片100和第二芯片200之间。如此，可以得到完整的FOCoS封装装置。

本实施例中制造半导体封装装置的方法能够实现与前文描述的半导体封装装置类似的技术效果，这里不再赘述。

尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。