NAND闪存器件及其形成方法

技术领域

本发明涉及半导体技术领域，具体地涉及一种NAND闪存器件及其形成方法。

背景技术

闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

根据结构不同，快闪存储器可以分为或非闪存(Nor Flash)和与非闪存 (NANDFlash)两种。NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。其中，现有的一种NAND闪存器件采用空隙用于作为空气侧墙，与侧墙材料相比，空气的介电常数较小，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND 闪存器件的重复读写能力。

但是，目前NAND闪存器件的性能仍有待提高。

发明内容

本发明解决的技术问题是如何提高NAND闪存器件的性能。

为解决上述技术问题，本发明实施例提供了一种NAND闪存器件的形成方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括外围区和存储区，所述半导体衬底的外围区上具有第一栅极结构，在所述半导体衬底的存储区上具有第二栅极结构，相邻第一栅极结构之间以及第一栅极结构和第二栅极结构之间具有第一槽；

在所述第一槽中形成覆盖第一栅极结构侧壁和第二栅极结构侧壁的第一初始间隙壁结构；

以所述第一初始间隙壁结构为掩模，在第一槽底部的半导体衬底中形成第一源漏掺杂区；

形成所述第一源漏掺杂区之后，刻蚀减薄所述第一初始间隙壁结构，使第一初始间隙壁结构形成第一间隙壁结构；

形成第一间隙壁结构之后，在所述第一槽中形成底部介质层；

形成所述底部介质层之后，去除所述第一间隙壁结构，以在所述底部介层和第一栅极结构之间、以及所述底部介质层和第二栅极结构之间形成第一开口；

在第一开口的内壁和第一开口上、以及底部介质层上形成顶部介质层，第一槽中底部介质层分别和第一栅极结构和第二栅极结构之间具有第一空隙，所述第一空隙被顶部介质层的材料包裹；

形成贯穿所述顶部介质层和底部介质层的第一导电连接结构，第一导电连接结构与所述第一源漏掺杂区电学连接。

可选地，所述刻蚀减薄所述第一初始间隙壁结构，以形成第一间隙壁结构的工艺包括：湿法刻蚀工艺。

可选地，所述第一间隙壁结构的宽度为100埃至150埃。

可选地，在形成所述第一初始间隙壁结构之前，相邻的第二栅极结构之间具有第二槽，第二槽的宽度小于第一槽的宽度；

所述NAND闪存器件的形成方法还包括：在形成所述第一初始间隙壁结构的过程中，在所述第二槽中形成第二间隙壁结构，第二间隙壁结构填充满第二槽；在减薄所述第一初始间隙壁结构的过程中，保留所述第二间隙壁结构；在去除所述第一间隙壁结构的过程中，去除所述第二间隙壁结构；在形成顶部介质层的过程中，所述顶部介质层还形成在第二槽的内壁和第二槽上，相邻的第二栅极结构之间具有第二空隙，所述第二空隙被顶部介质层的材料包裹。

可选地，在减薄所述第一初始间隙壁结构之前，在所述第二间隙壁结构和第二栅极结构上形成掩模保护层；刻蚀减薄所述第一初始间隙壁结构之后，且在形成底部介质层之前，去除所述掩模保护层。

可选地，所述方法还包括：在形成所述第一初始间隙壁结构之前，在所述第一槽的侧壁和底部、以及第二槽的侧壁和底部形成保护层；在所述保护层的表面形成刻蚀阻挡层；在形成底部介质层之后，且在去除所述第一间隙壁结构之前，回刻蚀底部介质层、第一间隙壁结构、第二间隙壁结构、刻蚀阻挡层和保护层，以暴露出第一栅极结构的顶部区域和第二栅极结构的顶部区域；以所述刻蚀阻挡层为停止层刻蚀去除所述第一间隙壁结构和第二间隙壁结构；去除所述第一间隙壁结构和第二间隙壁结构之后，去除第二槽中的刻蚀阻挡层和开口暴露出的刻蚀阻挡层；在形成顶部介质层之前，以所述保护层为保护，对第一栅极结构暴露出的顶部区域和第二栅极结构暴露出的顶部区域进行硅化处理，使第一栅极结构的顶部区域形成第一金属硅化层，且使第二栅极结构的顶部区域形成第二金属硅化层。

可选地，所述方法还包括：在形成所述第一间隙壁结构之后，且在形成所述底部介质层之前，在所述第一槽的底部、第一间隙壁结构的表面、以及第一栅极结构和第二栅极结构上形成研磨阻挡层；回刻蚀底部介质层、第一间隙壁结构、第二间隙壁结构、刻蚀阻挡层和保护层的过程中，还回刻蚀了所述研磨阻挡层。

可选地，回刻蚀底部介质层、第一间隙壁结构、第二间隙壁结构、刻蚀阻挡层和保护层的工艺包括干法刻蚀工艺。

可选地，回刻蚀底部介质层、第一间隙壁结构、第二间隙壁结构、刻蚀阻挡层和保护层之后，剩余的底部介质层的高度为1500埃～2000埃；进行硅化处理之前，所述暴露出的第一栅极结构的顶部区域的高度为700埃～800埃，所述暴露出的第二栅极结构的顶部区域的高度为700埃～800埃。

可选地，所述保护层的厚度为100埃～200埃；所述刻蚀阻挡层的厚度为 100埃～200埃。

可选地，所述保护层的材料包括氧化硅，所述刻蚀阻挡层的材料包括氮化硅。

可选地，所述研磨阻挡层的材料包括氮化硅，所述研磨阻挡层的厚度为 300埃～400埃。

可选地，刻蚀减薄所述第一初始间隙壁结构之后，且在形成底部介质层之前，对第一源漏掺杂区进行退火处理；或者，在刻蚀减薄所述第一初始间隙壁结构之前，对第一源漏掺杂区进行退火处理。

可选地，所述第一间隙壁结构的材料包括氧化硅；所述底部介质层的材料包括氧化硅；所述顶部介质层的材料包括氧化硅。

可选地，第一栅极结构包括第一浮栅层、位于第一浮栅层部分顶部表面的第一栅介质层、以及位于第一栅介质层上的第一控制栅层，所述第一控制栅和第一浮栅层连接；所述第二栅极结构包括第二存储栅极结构，所述第二存储栅极结构包括第二浮栅层、位于第二浮栅层上的第二栅介质层、以及位于第二栅介质层上的第二控制栅层，第二控制栅层和第二浮栅层被第二栅介质层隔离。

本发明实施例还提供了一种NAND闪存器件，所述NAND闪存器件包括：

半导体衬底，所述半导体衬底包括外围区和存储区；

位于所述半导体衬底的外围区上的第一栅极结构；

位于所述半导体衬底的存储区上的第二栅极结构，相邻第一栅极结构之间以及第一栅极结构和第二栅极结构之间具有第一槽；

位于第一槽底部的半导体衬底中的第一源漏掺杂区；

位于第一槽中的底部介质层，第一槽中的底部介质层的侧壁与第一栅极结构的侧壁之间、以及第一槽中的底部介质层侧壁和第二栅极结构的侧壁之间分离，第一槽中的底部介质层侧壁至第一源漏掺杂区的侧部边缘的最小距离大于零；

位于第一槽中的底部介质层的侧壁与第一栅极结构的侧壁之间、以及第一槽中的底部介质层的侧壁和第二栅极结构的侧壁之间、以及底部介质层上的顶部介质层，第一槽中底部介质层和第一栅极结构之间的顶部介质层内部、以及第一槽中底部介质层和第二栅极结构之间的顶部介质层内部具有第一空隙；

贯穿所述顶部介质层和底部介质层的第一导电连接结构，第一导电连接结构与所述第一源漏掺杂区电学连接。可选地，相邻的第二栅极结构之间具有第二槽，第二槽的宽度小于第一槽的宽度；所述顶部介质层还位于第二槽的内壁以及第二槽上，相邻的第二栅极结构之间顶部介质层内部具有第二空隙。

可选地，第一槽中的底部介质层的侧壁至第一栅极结构侧壁之间的距离、以及第一槽中的底部介质层的侧壁至第二栅极结构侧壁之间的距离为600埃～900埃。

可选地，位于第一栅极结构的顶部区域的第一金属硅化层，位于第二栅极结构的顶部区域的第二金属硅化层。

可选地，第一栅极结构包括第一浮栅层、位于第一浮栅层部分顶部表面的第一栅介质层、以及位于第一栅介质层上的第一控制栅层，所述第一控制栅和第一浮栅层连接；所述第二栅极结构包括第二存储栅极结构，所述第二存储栅极结构包括第二浮栅层、位于第二浮栅层上的第二栅介质层、以及位于第二栅介质层上的第二控制栅层，第二控制栅层和第二浮栅层被第二栅介质层隔离。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

上述的方案，第一初始间隙壁结构用于定义第一源漏掺杂区的位置，第一初始间隙壁的厚度较大，使得第一源漏掺杂区至第一栅极结构的距离、以及第一源漏掺杂区至第二栅极结构之间的距离较大，可以改善第一栅极结构对应的晶体管以及第二栅极结构对应的晶体管的短沟道效应。形成第一源漏掺杂区之后，刻蚀减薄所述第一初始间隙壁结构，使第一初始间隙壁结构形成第一间隙壁结构，使得第一间隙壁结构的厚度较小。第一间隙壁结构用于为形成第一空隙占据一定的空间。形成与所述第一源漏掺杂区电学连接的第一导电连接结构之后，第一导电连接结构至第一空隙的距离增加，那么第一导电连接结构的材料不会形成在第一空隙中，避免多个第一导电连接结构通过第一空隙桥接在一起，避免漏电，提高NAND闪存器件的性能和成品率。

进一步地，干法刻蚀后剩余部分的所述底部介质层的底部到顶部之间的高度为1500埃至2000埃，可以进一步使得后续形成于所述第一间隙壁结构移除后形成的第一空隙远离与第一源漏掺杂区电学连接的第一导电连接结构，从而可以进一步避免多个第一导电连接结构之间通过所述第一空隙桥接，从而可以提高NAND闪存器件的性能和成品率。

附图说明

图1是现有的一种NAND闪存器件的扫描电镜图；

图2是本发明实施例的一种NAND闪存器件的形成方法的流程示意图；

图2至图11是本发明实施例的一种NAND闪存器件的形成方法的各步骤所形成的结构示意图；

图12是本发明实施例的一种NAND闪存器件的扫描电镜图。

具体实施方式

现有技术中的一种NAND闪存器件，其采用空隙作为字线之间的隔离，与侧墙材料相比，可以减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。

空洞是空隙形成的过程中的主要产物。参见图1，现有的形成空隙的过程中，位于第一源漏掺杂区两侧的栅极结构的侧壁上形成的间隙壁结构，因厚度过大，得后续去除所述间隙壁结构后形成的第一空隙300和与第一源漏掺杂区电学连接的导电连接结构CT之间的距离较近，易导致导电连接结构CT 的材料形成在第一空隙中，从而使得多个第一导电连接结构CT通过第一空隙 300桥接在一起，导致漏电，从而导致NAND闪存器件的性能和成品率较低。

本发明实施例中的技术方案通过第一初始间隙壁结构用于定义第一源漏掺杂区的位置，第一初始间隙壁的厚度较大，使得第一源漏掺杂区至第一栅极结构的距离、以及第一源漏掺杂区至第二栅极结构之间的距离较大，可以改善第一栅极结构对应的晶体管以及第二栅极结构对应的晶体管的短沟道效应。形成第一源漏掺杂区之后，刻蚀减薄所述第一初始间隙壁结构，使第一初始间隙壁结构形成第一间隙壁结构，使得第一间隙壁结构的厚度较小。第一间隙壁结构用于为形成第一空隙占据一定的空间。形成与所述第一源漏掺杂区电学连接的第一导电连接结构之后，第一导电连接结构至第一空隙的距离增加，那么第一导电连接结构的材料不会形成在第一空隙中，避免多个第一导电连接结构通过第一空隙桥接在一起，避免漏电，提高NAND闪存器件的性能和成品率。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例的一种NAND闪存器件的形成方法的流程示意图。参考图2，NAND闪存器件的形成方法，具体可以包括：

步骤S201：提供半导体衬底，所述半导体衬底包括外围区和存储区，所述半导体衬底的外围区上具有第一栅极结构，在所述半导体衬底的存储区上具有第二栅极结构，相邻第一栅极结构之间以及第一栅极结构和第二栅极结构之间具有第一槽；

步骤S202：在所述第一槽中形成覆盖第一栅极结构侧壁和第二栅极结构侧壁的第一初始间隙壁结构；

步骤S203：以所述第一初始间隙壁结构为掩模，在第一槽底部的半导体衬底中形成第一源漏掺杂区；

步骤S204：形成所述第一源漏掺杂区之后，刻蚀减薄所述第一初始间隙壁结构，使第一初始间隙壁结构形成第一间隙壁结构；

步骤S205：形成第一间隙壁结构之后，在所述第一槽中形成底部介质层；

步骤S206：形成所述底部介质层之后，去除所述第一间隙壁结构，以在所述底部介层和第一栅极结构之间、以及所述底部介质层和第二栅极结构之间形成第一开口；

步骤S207：在第一开口的内壁和第一开口上、以及底部介质层上形成顶部介质层，第一槽中底部介质层分别和第一栅极结构和第二栅极结构之间具有第一空隙，所述第一空隙被顶部介质层的材料包裹；

步骤S208：形成贯穿所述顶部介质层和底部介质层的第一导电连接结构，第一导电连接结构与所述第一源漏掺杂区电学连接。

下面将结合图3至图11对本发明实施例中的NAND闪存器件的形成方法进行进一步详细的介绍。

参见图3，提供半导体衬底100，所述半导体衬底100包括外围区I和存储区II，在外围区I上形成有多个第一栅极结构141，所述存储区II上形成有多个第二栅极结构142，相邻第一栅极结构141以及第一栅极结构141和第二栅极结构142之间具有第一槽101，相邻的第二栅极结构142之间具有第二槽 102。

在具体实施中，所述半导体衬底100为后续形成快闪存储器提供工艺平台。具体地，所述半导体衬底100用于形成与非闪存(NAND Flash)器件。

本实施例中，所述半导体衬底100为硅衬底。在其他实施方式中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底，亦或是其他适宜于工艺需要或易于集成的材料。在所述半导体衬底100中还可以形成有浅沟槽隔离结构。

所述半导体衬底100可以划分为外围区I和存储区II，所述外围区I上形成有多个第一栅极结构141，所述存储区II上形成有多个第二栅极结构142。与所述外围区I相比，存储区II具有更高的集成度，第二栅极结构142较为密集。其中，位于外围区I上的第一栅极结构141用于后续形成逻辑栅极结构，位于所述存储区II上的第二栅极结构142用于后续形成存储栅极结构和选择栅极结构。所述外围区I上的第一栅极结构141和存储区II上的第二栅极结构142的数目并不局限于某一数值范围，本领域技术人员可以根据实际的需要进行设置。

在本发明一实施例中，位于所述外围区I的第一栅极结构141包括第一浮置栅(Floating Gate，FG)层110、位于所述第一浮置栅层110上的第一栅介质层120、以及位于所述第一栅介质层120上的第一控制栅(Control Gate，CG) 层130，第一控制栅130和第一浮栅层110连接，第一控制栅130和第一浮栅层110连接的区域贯穿所述第一栅介质层120；所述存储区II上的第二栅极结构142包括第二浮置栅(Floating Gate，FG)层110’、位于所述二浮置栅层110’上的二栅介质层120’、以及位于所述第二栅介质层120’上的第二控制栅(Control Gate，CG)层130’。其中，对于部分的第二栅极结构142为存储栅极结构时，第二控制栅层130’和第二浮栅层110’被第二栅介质层120’隔离；对于部分的第二栅极结构为选择栅极结构时，第二控制栅层130’和第二浮栅层110’连接。在本发明实施例中，在第一栅极结构141和第二栅极结构142 和半导体衬底100之间还分别形成有栅绝缘层103。其中，栅绝缘层103为沉积在所述半导体衬底100上的隧穿氧化层，分别用作第一浮置栅层110和第二浮置栅层110’与半导体衬底100之间的隔绝层，从而在数据存储过程中防止存储于第一浮置栅层110和第二浮置栅层110’内的电子进入衬底100，以减少电子的流失，也即所述栅绝缘层103适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述栅绝缘层103为氧化硅层，其厚度可以由本领域技术人员根据需要进行调整，以获得更好效果。

在具体实施中，外围区I的第一栅极结构141和存储区II上的第二栅极结构142可以在同一工艺步骤中形成。

具体地，首先在所述半导体衬底100上形成第一多晶硅膜，在所述第一多晶硅膜上形成栅介质膜；在所述栅介质膜上形成第二多晶硅膜；在所述第二多晶硅膜上形成图案化的硬掩膜层200；以所述硬掩膜层200为掩膜，依次刻蚀所述第二多晶硅膜、栅介质膜和第一多晶硅膜，从而在所述外围区I的栅绝缘层103上形成由所述第一浮置栅层110、第一栅介质层120和第一控制栅层130构成的第一栅极结构141，在存储区II的栅绝缘层103上形成由所述第二浮置栅层110’、第二栅介质层120’和第二控制栅层130’构成的第二栅极结构142，且所形成的第二栅极结构142为存储栅极结构；当存储区II上的第二栅极结构142为选择栅极结构时，在所述栅介质膜上形成第二多晶硅膜之前，还包括在所述栅介质膜内形成具有露出所述第一多晶硅膜的开口(图未示)；形成所述开口后，在所述栅介质膜上形成第二多晶硅膜，所述第二多晶硅膜还位于所述开口内。

所述硬掩膜层200用于作为形成所述第一栅极结构141和第二栅极结构142的刻蚀掩膜，且用于后续工艺中对第一栅极结构141和第二栅极结构142 的顶部起到保护作用。

后续步骤还包括去除所述硬掩膜层200，因此，可以选取利于降低后续去除硬掩膜层200的工艺难度的材料，如氧化硅等，以降低后续去除所述硬掩膜层200的工艺难度。

需要说明的是，本实施例中，以外围区I和存储区II为相邻区域为例进行说明。在其他实施例中，所述外围区I和存储区II还可以相隔离。

在具体实施中，形成第一栅极结构和第二栅极结构的同时，在相邻第一栅极结构141以及第一栅极结构141和第二栅极结构142之间形成第一槽101，在相邻的第二栅极结构142之间具有第二槽102。本发明实施例中，第一槽101的宽度大于所述第二槽102的宽度。

参见图4，在所述第一槽101的底部和侧壁、第二槽102的底部和侧壁及所述第一栅极结构141和第二栅极结构142的顶部形成保护层210，并在所述保护层210的表面形成刻蚀阻挡层220。

在具体实施中，后续通过去除第一栅极结构141和第二栅极结构142的侧壁上部分高度的保护层210和刻蚀阻挡层220，以分别露出所述第一控制栅层130和第二控制栅层130’的顶部和部分侧壁，从而在后续金属硅化物工艺过程中，定义所形成的第一金属硅化层和第二金属硅化层的厚度，即后续仅将从剩余保护层210和刻蚀阻挡层220露出的第一控制栅层130和第二控制栅层130’分别转化为第一金属硅化层和第二金属硅化层。

需要说明的是，为了避免对所述NAND闪存器件的性能产生不良影响，选取工艺兼容性较高的介质材料作为所述保护层210的材料，为此，所述保护层210的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。

需要说明的是，为了简化工艺步骤、降低工艺成本，在后续形成所述第一金属硅化层和第二金属硅化层后，保留剩余的保护层210。为此，本实施例中，所述保护层210的材料为氧化硅，氧化硅的介电常数较小，从而有利于减小所述NAND闪存器件的相邻字线之间的电容。

在具体实施中，所述保护层210为高温氧化层(High Temperature Oxide，HTO)，形成所述保护层210的工艺为低压炉管工艺。在采用低压炉管工艺形成所述高温氧化层的制程中，工艺温度和压力较低，从而有利于减小热预算 (Thermal Budget)，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的保护层210。

本实施例中，为了使所述保护层210能够在后续制程艺中对所述栅绝缘层103、第一栅极结构141和第二栅极结构142起到保护作用，并为了降低形成所述保护层210的工艺难度，所述保护层210保形覆盖所述栅绝缘层103、第一栅极结构141和第二栅极结构142。其中，在第一栅极结构141和第二栅极结构142的顶部均形成有所述硬掩膜层200，因而保护层210还保形覆盖所述硬掩膜层200顶部和侧壁。

需要说明的是，所述保护层210的厚度不宜过小，也不宜过大。如果所述保护层210的厚度过小，所述保护层210对所述栅绝缘层103、第一栅极结构141和第二栅极结构142的保护效果相应较差，从而容易导致NAND闪存器件性能的下降；由于后续保留所述第二槽102中的部分保护层210，因此，如果所述保护层210的厚度过大，则剩余保护层210也会过多地占据所述第二槽102的空间位置，也不利于减小相邻字线之间的电容，而且所述保护层 210的厚度过大，还容易降低所述保护层210在所述第二槽101中的形成质量。为此，本实施例中，所述保护层210的厚度为100埃～200埃。

在具体实施中，刻蚀阻挡层220采用氮化物，其通过炉管工艺(furnace) 形成于保护层210之上，在后续进行刻蚀时用作停止层。刻蚀阻挡层220可以采用各种合适的材料，例如氧化物或氮化物等，其可以通过热氧化法、 PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。本实施例中，所述刻蚀阻挡层220的厚度T1为100埃～200埃。

参见图5，沉积间隙壁材料层并蚀刻所述间隙壁材料层，在所述第一槽 101中形成覆盖第一栅极结构141侧壁和第二栅极结构142侧壁的第一初始间隙壁结构231，并形成填充满所述第二槽102的第二间隙壁结构232。

在具体实施中，填充于第一槽101内的间隙壁材料层可以为后续在第一槽101内形成第一空隙提供工艺基础；填充于第二槽102内的间隙壁材料层可以为后续在第二槽102内形成空隙提供工艺基础；所述第一初始间隙壁结构231用于定义后续源漏离子注入工艺的区域位置；所述第二间隙壁结构232 用于定义后续所形成的第二空隙的区域位置。

在具体实施中，所述间隙壁材料层可以采用单层结构或多层结构，其材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼的一种或多种。在本发明一实施例中，所述间隙壁材料层为单层结构，材料为氧化硅。

形成所述第一初始间隙壁结构231和第二间隙壁结构232的步骤包括：首先，沉积覆盖第一栅极结构141的顶部和第二栅极结构142顶部并填充于第一槽101和第二槽102内的间隙壁材料层；接着，采用无掩膜刻蚀工艺，刻蚀去除位于第一栅极结构141和第二栅极结构142的顶部高度以上的间隙壁材料层，且所述第一栅极结构141顶部和第二栅极结构142顶部的保护层 210和刻蚀阻挡层220也会被刻蚀去除，以露出所述第一栅极结构141的顶部区域和第二栅极结构142的顶部区域。同时，保留位于第一槽101内且位于所述第一栅极结构141和第二栅极结构142侧壁的间隙壁材料层，作为所述第一初始间隙壁结构231，并保留位于所述第二槽102内的间隙壁材料层，作为第二间隙壁结构232。刻蚀所述衬底100上的间隙壁材料层并停止于所述刻蚀阻挡层220，并可增加一定量的过蚀刻，暴露出半导体衬底100内的有源区，以控制后续执行源漏离子注入的注入精度，且在后续进行蚀刻或离子注入时保护第一栅极结构141和第二栅极结构142的侧壁不受损伤，有利于提高器件性能。

其中，所述间隙壁材料的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。

本实施例中，形成第一初始间隙壁结构231后，还包括：以所述第一初始间隙壁结构231为掩膜，对所述第一初始间隙壁结构231之间的衬底100 执行源漏注入，形成第一源漏掺杂区。

参见图6，在形成所述第一初始间隙壁结构231后，刻蚀减薄所述第一初始间隙壁结构231，形成第一间隙壁结构233。

在具体实施中，通过将第一初始间隙壁结构231的厚度进行进一步缩减，形成第一间隙壁结构233，使得后续去除所述第一间隙壁结构233后形成于该处的第一空隙和与第一源漏掺杂区电学连接的第一导电连接结构之间的距离增大，从而使得第一导电连接结构的材料不会形成在第一空隙中，故可以避免多个第一导电连接结构通过第一空隙桥接在一起，避免漏电，故可以提高 NAND闪存器件的性能和成品率。

需要说明的是，所述第一间隙壁结构233的宽度也不宜过小。如果所述第一间隙壁结构233的宽度过小，则在去除第一间隙壁结构233后，后续所形成的第一空隙太小无法形成隔绝作用，从而对NAND闪存器件的性能产生影响。在本发明一实施中，所述第一间隙壁结构233的宽度设置为100至150 埃。

在本发明一实施例中，采用湿法刻蚀工艺刻蚀减薄所述第一初始间隙壁结构231，以形成所述第一间隙壁结构233。其中，所述湿法刻蚀工艺可以采用稀释氢氟酸(DHF)、缓冲氧化物刻蚀液(BOE)或者其他的氧化物刻蚀剂进行。在其他的实施方式中，也可以采用诸如SiCoNi工艺等比多晶硅具有高刻蚀选择比的气相腐蚀工艺进行。

为了在采用湿法刻蚀的过程中避免第二槽102内的第二间隙壁结构232 一同去除，在湿法刻蚀第一初始间隙壁结构231之前，先在所述存储区II的第二栅极结构142的顶部和第二沟槽102内填充的第二间隙壁结构232之上覆盖一层掩膜保护层234。

本实施例中，所述掩膜保护层234的材料为光刻胶。光刻胶材料的掩膜保护层234可以通过曝光显影的方式形成于所述存储区II的第二栅极结构142 的顶部和第二沟槽102内填充的第二间隙壁结构232之上，有利于降低后续去除所述掩膜保护层234的工艺难度。

在形成所述第一间隙壁结构233之后，且在后续形成底部介质层之前，还包括去除所述掩膜保护层234。其中，去除所述掩膜保护层234的操作可以采用灰化工艺进行。

在具体实施中，在刻蚀减薄所述第一初始间隙壁结构231之前或形成所述第一间隙壁结构232之后，还包括：对所述第一源漏掺杂区进行退火处理，以修复所述源漏掺杂区中的晶格损伤，并用于激活所述第一源漏掺杂区中的掺杂离子，并促进所述掺杂离子进一步各向扩散。

参见图7，在所述第一槽101的底部、第一间隙壁结构233的表面、第二间隙壁结构232以及第一栅极结构141和第二栅极结构142上形成研磨阻挡层240，并在所述第一槽中形成位于所述研磨阻挡层240之上的底部介质层 250。

在具体实施中，所述研磨阻挡层240用作后续对底部介质层250执行化学机械研磨时的停止层。

在具体实施中，所述研磨阻挡层240可以采用各种合适的材料，例如氧化物或氮化物等。在本发明一实施例中，所述研磨阻挡层240的材料为氮化硅。

在具体实施中，所述研磨阻挡层240可以通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

研磨阻挡层240的厚度可以根据实际的需要进行设置。在本发明一实施例中，所述研磨阻挡层240的高度为300至400埃。

在本实施例中，底部介质层250采用氧化物，其通过高深宽比制程(HARP)、高密度等离子体(HDP)或等离子增强四乙氧基硅烷(PETEOS)工艺形成。

当沉积完底部介质层250之后，还包括平坦化的步骤，通过诸如机械研磨、化学机械抛光(CMP)等平坦化工艺，并以研磨阻挡层240作为停止层对底部介质层250进行平坦化，以使底部介质层250表面与研磨阻挡层240的表面各处高度保持一致。

参见图8，回刻蚀所述底部介质层250、第一间隙壁结构233、第二间隙壁结构232、研磨阻挡层240、所述刻蚀阻挡层220和所述保护层210，以露出第一栅极结构141的顶部区域和第二栅极结构142的顶部区域。

在具体实施中，露出第一栅极结构141的顶部区域和第二栅极结构142 的顶部区域，即露出所述第一栅极结构141和第二栅极结构142的顶部和部分侧壁，也即露出第一栅极结构141顶部的部分第一控制栅层131和第二栅极结构142顶部的部分第二控制栅层131’，从而为后续形成第一金属硅化层和第二金属硅化层提供工艺基础。本发明实施例中，露出的第一栅极结构141 的顶部区域和第二栅极结构142的顶部区域的高度均为700埃～800埃。

在本发明一实施例中，可以采用干法刻蚀工艺，回刻蚀所述底部介质层 250、研磨阻挡层240、所述第一间隙壁结构233和第二间隙壁结构232、所述刻蚀阻挡层220和所述保护层210。其中，对第一栅极结构141和第二栅极结构142的回刻蚀量，根据后续所形成的所述第一金属硅化层和第二金属硅化层的厚度而定。

本申请的发明人通过研究发明，回刻蚀后剩余的底部介质层250的底部到顶部的距离较小时，将同样会使得后续去除所述第一间隙壁结构233后形成于该处的第一空隙和与第一源漏掺杂区电学连接的第一导电连接结构之间的距离较近，从而易导致多个第一导电连接结构之间通过第一空隙桥接。因此，本发明一实施例中，回刻蚀后剩余的底部介质层250的底部到顶部的距离1500埃至2000埃，以增加后续形成的第一空隙和与第一源漏掺杂区电学连接的第一导电连接结构之间的距离，提高NAND闪存器件的性能和成品率较低的问题。

需要说明的是，由于第一栅极结构141和第二栅极结构142的顶部之上还形成有所述硬掩模层200，为了露出第一栅极结构141的顶部区域和第二栅极结构142的顶部区域，在回刻蚀所述底部介质层250、研磨阻挡层240、所述第一间隙壁结构233、第二间隙壁结构232、所述刻蚀阻挡层220和所述保护层210的过程中，还包括去除第一栅极结构141顶部和第二栅极结构142 顶部上的硬掩模层200。

参见图9，以所述刻蚀阻挡层为停止层刻蚀去除第一间隙壁结构233和第二间隙壁结构232，在所述底部介层250和第一栅极结构141之间、以及所述底部介质层250和第二栅极结构142之间形成第一开口233’，并在相邻的第二栅极结构142之间形成第二开口232’。

在具体实施中，通过去除第一间隙壁结构233和第二间隙壁结构232，分别在去除第一间隙壁结构233和第二间隙壁结构232的位置处形成第一开口 233’和第二开口232’，为后续分别形成第一空隙和第二空隙提供工艺基础。

在本实施例中，采用湿法刻蚀工艺，刻蚀去除第一间隙壁结构233和第二间隙壁结构232。

在本发明一实施例中，所述第一间隙壁结构233的表面上还形成有牺牲层260，因此，采用湿法刻蚀工艺，刻蚀去除余部分的所述第一间隙壁结构 233和第二间隙壁结构232的步骤中将会使得部分厚度的牺牲层被随之去除，仅剩余部分厚度的牺牲层260位于干法蚀刻剩余的所述研磨阻挡层240之下。

在去除所述第一间隙壁结构233和第二间隙壁结构232后，还包括：去除第二槽102中的刻蚀阻挡层220和开口暴露出的刻蚀阻挡层220。在本发明一实施例中，采用湿法刻蚀工艺去除刻蚀阻挡层220。

需要说明的是，去除第一间隙壁结构233、第二间隙壁结构232和刻蚀阻挡层220之后，还包括进行清洗处理操作。其中，所述清洗处理用于去除所露出的第一栅极结构141和第二栅极结构142表面的杂质和自然氧化层 (Native Oxide)，从而为后续金属硅化物工艺提供良好的界面基础，提高所形成第一金属硅化层和第二金属硅化层的质量，所述清洗处理还可去除所述第一槽101和第二槽102内的杂质，进而有利于改善NAND闪存器件的性能。

参考图10，去除第一间隙壁结构233和第二间隙壁结构232之后，采用金属硅化物工艺，将露出的第一栅极结构141的顶部区域和第一栅极结构142 的顶部区域分别转化为第一金属硅化层271和第二金属硅化层272。

在具体实施中，通过所述第一金属硅化层271和第二金属硅化层272，以降低所述NAND闪存器件的栅电阻，从而提高所述NAND闪存器件的编程操作能力和效率，提高所述NAND闪存器件的重复读写能力，并能改善阻容 (Resistance Capacitance，RC)延迟，提高NAND闪存器件的性能。

具体地，形成所述第一金属硅化层271和第二金属硅化层272的步骤包括：形成覆盖所述第一栅极结构141和第二栅极结构142的金属层(图未示)；形成所述金属层后，通过执行第一退火工艺使得所述金属层分别与露出的第一控制栅层131和第二控制栅层131’相互反应，形成第一初始金属硅化物层和第二初始金属硅化物层；去除未反应的剩余金属层；去除未反应的剩余金属层后，执行第二退火工艺，将所述第一初始金属硅化物层和第二初始金属硅化物层分别转化为第一金属硅化层271和第二金属硅化层272，所述第一金属硅化层271和第二金属硅化层272的阻值分别小于所述第一初始金属硅化物层和第二初始金属硅化物层的阻值。

需要说明的是，所述第一槽101底部、第二槽102的底部以及所述第一栅极结构141的部分侧壁和第二栅极结构142的部分侧壁上还形成有所述保护层210。因此，在所述保护层210的作用下，所述金属层仅分别与露出的第一控制栅层131和露出的第二控制栅层131’相互反应。相应地，所述金属硅化物工艺仅将露出的第一控制栅层131转化为第一金属硅化层271，并将露出的第二控制栅层131’转化为第一金属硅化层272。

本实施例中，所述金属层的材料为镍。相应地，所述第一金属硅化层271 和第二金属硅化层272的材料为镍硅化合物。在另一实施例中，所述金属层的材料为钛，则所述第一金属硅化层271和第二金属硅化层272的材料相应为钛硅化合物。在其他实施例中，所述金属层的材料还可以为钴，所述第一金属硅化层271和第二金属硅化层272的材料相应为钴硅化合物。

参考图11，形成第一金属硅化层271和第二金属硅化层272之后，形成覆盖所述底部介质层250的顶部介电层280，所述顶部介电层280还形成于所述第一开口233’和第二开口232’内，且所述顶部介电层280在所述第一开口233’和第二开口232’的开口位置处密封，并在所述第一开口233’和第二开口232’内分别形成第一空隙291和第二空隙292。

在具体实施中，在形成所述顶部介电层280的过程中，所述顶部介电层 280在所述第一开口233’和第二开口232’内的填充能力较差，因此在所述顶部介电层280还未填充满所述第一开口233’和第二开口232’的情况下，所述顶部介电层280在所述第一开口233’和第二开口232’的开口位置处会先密封所述第一开口233’和第二开口232’，从而分别在所述第一开口233’和第二开口232’内形成第一空隙291和第二空隙292。

所述第一开口233’和第二开口232’分别用于作为空气侧墙，能够减小 NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。

本实施例中，所述顶部介电层280的材料为等离子体增强四乙氧基硅烷 (PETEOS)和等离子体增强氧化硅(PEOX)中的一种或两种。

形成所述顶部介电层280的步骤包括：采用等离子体增强化学气相沉积工艺，形成覆盖底部介质层250、第一金属硅化层271和第二金属硅化层272 的顶部介质膜；采用平坦化工艺，使所述顶部介质膜具有平坦表面，形成所述顶部介电层280。

在形成第一空隙291和第二空隙292后，还包括：形成贯穿所述顶部介质层和底部介质层的第一导电连接结构，第一导电连接结构与所述第一源漏掺杂区电学连接。

参见图12，本发明实施例中的NAND闪存器件的形成方法，通过对于第一间隙壁结构的宽度和干法刻蚀后剩余的底部介质层的底部到顶部的距离进行控制，可以在后续形成第一空隙300离与所述第一源漏掺杂区电学连接的第一导电连接结构CT，使得第一导电连接结构CT的材料不会形成在第一空隙300中，从而可以避免多个第一导电连接结构CT通过第一空隙桥接在一起，避免漏电，从而可以提高NAND闪存器件的性能和成品率。

上述对本发明实施例中的NAND闪存器件的形成方法进行了介绍，本领域的技术人员可以理解的是，本发明实施例中的NAND闪存器件的形成方法还可以包括更多或者更少的步骤，在此不再赘述。

本发明实施例还提供一种NAND闪存器件。

继续参见图11，示出了本发明实施例中的一种NAND闪存器件的结构示意图。

所述NAND闪存器件包括：半导体衬底100，所述衬底100包括外围区I 和存储区II；位于所述半导体衬底100的外围区I上的第一栅极结构141；位于所述半导体衬底100的存储区II上的第二栅极结构142；相邻第一栅极结构141之间以及第一栅极结构141和第二栅极结构142之间具有第一槽101；；位于第一槽101底部的半导体衬底100中的第一源漏掺杂区(图未示)；位于第一槽101中的底部介质层250的底部介质层侧壁和第二栅极结构142的侧壁之间分离，第一槽101中的底部介质层侧壁至第一源漏掺杂区的侧部边缘的最小距离大于零；位于第一槽101中的底部介质层250的侧壁与第一栅极结构141的侧壁之间、以及第一槽101中的底部介质层250的侧壁和第二栅极结构142的侧壁之间、以及底部介质层250上的顶部介质层280，第一槽101 中底部介质层250和第一栅极结构141之间的顶部介质层280内部、以及第一槽101中底部介质层250和第二栅极结构142之间的顶部介质层280内部具有第一空隙291；贯穿所述顶部介质层280和底部介质层250的第一导电连接结构(图未示)，第一导电连接结构与所述第一源漏掺杂区电学连接。在具体实施中，所述半导体衬底100为后续形成快闪存储器提供工艺平台。具体地，所述半导体衬底100用于形成与非闪存(NANDFlash)器件。

本发明实施例中，相邻的第二栅极结构142之间具有第二槽102，第二槽 102的宽度小于第一槽101的宽度；所述顶部介质层280还位于第二槽102的内壁以及第二槽102上，相邻的第二栅极结构142之间顶部介质层280内部具有第二空隙292。

本发明实施例中，第一槽101中的底部介质层250的侧壁至第一栅极结构141侧壁之间的距离、以及第一槽101中的底部介质层250的侧壁至第二栅极结构142侧壁之间的距离为600埃～900埃。

本发明实施例中，所述NAND闪存器件还包括：位于第一栅极结构141 的顶部区域的第一金属硅化层271和位于第二栅极结构142的顶部区域的第二金属硅化层272。

本发明实施例中，位于所述半导体衬底100的外围区I上第一栅极结构 141包括第一浮栅层110、位于第一浮栅层110部分顶部表面的第一栅介质层 120、以及位于第一栅介质层120上的第一控制栅层130，所述第一控制栅130 和第一浮栅层连接110；位于在所述半导体衬底100的存储区II上所述第二栅极结构142包括第二存储栅极结构，所述第二存储栅极结构包括第二浮栅层 110’、位于第二浮栅层110’上的第二栅介质层120’、以及位于第二栅介质层120’上的第二控制栅层130’，第二控制栅层130’和第二浮栅层110’被第二栅介质层120’隔离。

对本实施例所述NAND闪存器件的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。