半导体结构及其形成方法

技术领域

本发明的实施例涉及半导体结构及其形成方法。

背景技术

电子工业对能够同时支持更多越来越复杂和巧妙的功能的更小、更快的电子设备的需求越来越大。为了满足这些需求，集成电路(IC)工业持续不断地制造低成本、高性能、低功耗的集成电路。因此，通过降低IC的尺寸(例如，使IC特征尺寸更小)，从而提高生产效率并降低相关成本，在很大程度上实现了上述目标。然而，这样缩小尺度也使IC制造工艺更为复杂。因此，为使IC器件及其性能能够持续进步，就需要在IC制造工艺和技术方面取得类似的进展。

近来，人们引入了多栅极器件来改善栅极控制。人们已发现，多栅极器件可以增加栅极-通道耦合、减小关态电流和/或减小短沟道效应(SCE)。一个这样的多栅极器件就是环栅极(GAA)器件，包括围绕沟道区域延伸，在多个侧面上接入沟道区域的栅极结构。GAA器件能够积极地缩小IC技术尺度，维持栅极控制和减少SCE，同时能够无缝地融入传统的IC制造工艺。随着GAA器件的规模不断扩大，在GAA器件制造中的难题也随之出现。这些难题包括：由于栅极隔离不足而造成的源极/漏极接触件和栅极之间以及相邻栅极端之间的短路，由于金属栅极和源极/漏极接触件(CO)产生的金属扩散而带来的长期可靠性问题，栅极和源极(Source)/漏极(Drain)之间的寄生电容增加等。因此，尽管现有的GAA及其制造方法已大致满足了预期目标，但并未在所有方面都令人满意。

发明内容

根据本发明实施例的一个方面，提供了一种半导体结构，包括：

衬底；隔离结构，位于衬底上方；半导体鳍，自衬底延伸并且邻近隔离结构；两个源极/漏极(S/D)部件，位于半导体鳍上方；沟道层的堆叠件，悬在半导体鳍上方并且连接S/D部件；栅极结构，环绕沟道层的堆叠件中的每个沟道层；两个外部间隔件，设置在栅极结构的两个相对侧壁上；内部间隔件，设置在S/D部件和沟道层之间；以及栅极端介电部件，位于隔离结构上方，并且直接连接栅极结构的端，其中，栅极端介电部件中所包含材料的介电常数高于外部间隔件和内部间隔件中所包含材料的介电常数。

根据本发明实施例的另一个方面，提供了一种半导体结构，包括：衬底；隔离结构，位于衬底上方；半导体鳍，自衬底延伸并且邻近隔离结构；第一介电鳍和第二介电鳍，设置在隔离结构上方，并且与半导体鳍的纵向平行取向，其中，半导体鳍在第一介电鳍和第二介电鳍之间；两个源极/漏极(S/D)部件，生长在半导体鳍上；沟道层的堆叠件，悬在半导体鳍上方，并且连接两个S/D部件；栅极结构，环绕沟道层的堆叠件中的每个沟道层，其中，栅极结构还设置在第一介电鳍上方；两个外部间隔件，设置在栅极结构的两个相对侧壁上；内部间隔件，设置在S/D部件和沟道层之间；以及栅极端介电部件，设置在第二介电鳍上方，并且直接接触栅极结构的端，其中，栅极端介电部件、外部间隔件和内部间隔件包括不同材料。

根据本发明实施例的又一个方面，提供了一种形成半导体结构的方法，包括：提供结构，结构具有衬底、位于衬底上方的隔离结构、自衬底延伸并邻近隔离结构的半导体鳍、在隔离结构上方并接合半导体鳍的沟道区域的伪栅极和位于伪栅极的两个相对侧壁上的外部间隔件，其中，半导体鳍包括交替堆叠的第一半导体层和第二半导体层的堆叠件；蚀刻邻近伪栅极的两个相对侧壁的半导体鳍，以形成两个源极/漏极(S/D)沟槽；自S/D沟槽蚀刻第二半导体层，以形成垂直地位于第一半导体层之间的间隙；在间隙内形成内部间隔件；在S/D沟槽中外延生长S/D部件；在S/D部件、伪栅极和外部间隔件上方形成层间介电(ILD)层；蚀刻伪栅极和外部间隔件，以形成远离半导体鳍并位于隔离结构上方的栅极端沟槽；并且形成填充栅极端沟槽的栅极端介电部件，其中，栅极端介电部件的介电常数高于外部间隔件的介电常数和内部间隔件的介电常数。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明实施例的GAA器件(部分)布局的俯视图。

图2、图3、图4、图5是图1中GAA器件(部分)在根据本发明一些实施例中分别沿图1中“切-1”线、“切-2”线、“切-3”线和“切-4”线的截面示意图。

图6是图1中GAA器件(部分)在根据本发明的实施例中沿图1中“切-5”线的截面示意图。

图7是图1中GAA器件(部分)在根据本发明的另一实施例中沿图1中“切-5”线的截面示意图。

图8是根据本发明的另一实施例的GAA器件(部分)布局的俯视图。

图9是图8中GAA器件(部分)在根据本发明的实施例中沿图8中“切-9”线的截面示意图。

图10是根据本发明的又一实施例的GAA器件(部分)布局的俯视图。

图11、图12、图13、图14是图1中GAA器件(部分)在根据本发明的一些实施例中分别沿图10中“切-10”线、“切-11”线、“切-12”线和“切-13”线的截面示意图。

图15是图10中GAA器件(部分)在根据本发明的实施例中沿图1中“切-14”线的截面示意图。

图16是图10中GAA器件(部分)在根据本发明的另一实施例中沿图1中“切-14”线的截面示意图。

图17A、图17B和图17C是根据本发明的一些实施例制造GAA器件的方法的流程图。

图18、图19、图20、图21A、图21B、图22B、图22C、图23B、图23C、图24B、图24C、图25B、图25C、图26B、图26C、图27B、图27C、图28B、图28C、图29B、图29C、图30B、图30C是根据本发明的各方面，GAA器件(部分)在不同制造阶段(例如，与图17A-图17C中的方法有关的那些阶段)的部分截面图示意图。

图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A是根据本发明的各方面，GAA器件(部分)在不同制造阶段(例如，与图17A-图17C中的方法有关的那些阶段)的部分截面图示意图。

图31是根据本发明的一些实施例制造GAA器件的方法的流程图。

图32A、图32B、图32C、图32D、图32E和图32E-1是根据本发明的各方面，GAA器件(部分)在不同制造阶段(例如，与31中的方法有关的那些阶段)的部分截面图示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。进一步地，当使用“约”、“近似”等描述数字或数字范围时，根据本领域技术人员对本发明所公开的具体技术的理解，该术语包括在所述数字在一定变化(例如+/-10％或其他变化)之内的数字，除非另有说明。例如，术语“约5nm”可包含从4.5nm-5.5nm、4.0nm-5.0nm等的尺寸范围。

本申请涉及一种半导体制造工艺及其结构，更具体地涉及环栅(GAA)器件，例如具有极窄圆柱形或片状沟道主体的垂直叠层环栅水平纳米线或纳米片金属-氧化物半导体场效应晶体管(MOSFET)器件。由于GAA器件具有良好的栅极控制能力、较低的漏电流、收缩能力和鳍式场效应晶体管(FinFet)器件布局的完全兼容性，所以，GAA器件有望带领互补金属氧化物半导体(CMOS)进入下一个发展阶段。本发明的目的包括为自对准接触方案提供联合介电鳍(或介质线)的新型栅极间隔件设计。随着设备密度继续提高，这样的设计有利于降低短路的风险。对于栅极侧壁介电层，本发明提供了一种在栅极端和栅极端之间的可靠性高的栅极端介电方案，并为栅极侧壁提供了多个间隔件方案，从而减小寄生电容，提高栅极隔离度。

图2-图7是根据本发明的一些实施例的GAA器件200(部分)的部分示意图。特别地，图2是器件200在X-Y平面的俯视图；图2、图3、图4、图5是图1中GAA器件(部分)在根据本发明的一些实施例中分别沿图1中“切-1”线、“切-2”线、“切-3”线和“切-4”线的截面示意图；图6是图1中GAA器件(部分)在根据本发明的实施例中沿图1中“切-5”线的截面示意图；图7是图1中GAA器件(部分)在根据本发明的另一实施例中沿图1中“切-5”线的截面示意图。

在一些实施例中，在微处理器、存储器和/或其他IC设备中可以包括器件200。在一些实施例中，器件200是IC芯片的一部分，芯片上系统(SoC)或其部分包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片场效应晶体管、纳米线场效应晶体管，其他类型多栅场效应晶体管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器件、其他适当的组件，或它们的组合。为清楚起见，对图2至图7进行了简化，以更好地理解本发明的创造性概念。在器件200中可以添加其他部件，并且在器件200的其他实施例中可以替换、修改或除去下述一些部件。

转而参照图1，器件200包括多个标准(STD)单元，其中，每个标准单元都包括多个晶体管。通过介电栅极402和栅极端介电部件404将多个标准单元彼此分开并互相隔离。换句话说，沿STD单元的边界设置介电栅极402和栅极端介电部件404。晶体管由(或包括)设置在有源区204B和有源区204A(沿“y”方向纵向定向)上方的栅极堆叠件240(沿“x”方向纵向定向)组成。器件200还包括设置在沿“x”方向的栅极堆叠件240的侧壁上的栅极侧壁间隔件247。

参考图2和图3，器件200包括衬底202，其上方形成多个部件，包括栅极堆叠件240和有源区204A和有源区204B。在所描述的实施例中，衬底202包括硅，例如硅晶圆。可选地或额外地，衬底202包括另一元素半导体(elementary semiconductor)，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底202是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他适当的方法制造绝缘体上半导体衬底。根据器件200的设计要求，衬底202可包括各种掺杂区。

在本实施例中，有源区204A是p型掺杂区(以下称为p型阱)，其可为n型GAA晶体管配置；有源区204B是n型掺杂区(以下称为n型阱)，其可为p型GAA晶体管配置。n型掺杂区(例如n型阱204B)掺杂有n型掺杂物，例如磷、砷、其他n型掺杂物或它们的组合。p型掺杂区(例如p型阱204A)掺杂有p型掺杂物，例如硼、铟、其他p型掺杂物或它们的组合。在一些实施例中，衬底202包括由p型掺杂物和n型掺杂物的组合形成的掺杂区。可以在衬底202上和/或在衬底202中直接形成各种掺杂区，例如，提供p型阱结构、n型阱结构、双阱结构、凸起结构或它们的组合。可进行离子注入工艺、扩散工艺和/或其他适当的掺杂工艺，形成各种掺杂区。

如图3和图4所示，器件200还包括分别设置在掺杂区204A和掺杂区204B上方的鳍205A和鳍205B。在一些实施例中，通过分别将掺杂区204A和掺杂区204B的上部图案化为鳍状来形成鳍205A和鳍205B。可以通过任何适当的方法图案化鳍205A和鳍205B。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)图案化鳍205A和鳍205B。

如图3和图4所示，器件200还包括在衬底202上方并将鳍205A和鳍205B彼此隔离的隔离(Isolation)部件230。隔离部件230可包括氧化硅、氮化硅、氧化硅、其他适当的隔离材料(例如，包括硅、氧、氮、碳或其他适当的隔离组分)或它们的组合。隔离部件230可包括不同结构，例如浅槽隔离(STI)结构、深槽隔离(DTI)结构和/或硅局部氧化(LOCOS)结构。例如，隔离部件230可包括限定鳍205A和鳍205B并使鳍205A和鳍205B与其他有源器件区域(例如，鳍)和/或无源器件区域电隔离。在一些实施例中，STI部件包括填充沟槽的多层结构，例如包含设置在(包含衬垫层的)热氧化物上方层的氮化硅。在另一实施例中，STI部件包括设置在掺杂衬垫层上方的介电层(例如，包括硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))。在又一实施例中，STI部件包括设置在衬垫介电层上方的体介电层，其中，该体介电层和衬垫介电层包括符合设计要求的材料。

如图2和图4所示，器件200还包括n型掺杂源极/漏极部件260A和p型掺杂源极/漏极部件260B，其中，n型掺杂源极/漏极部件260A设置在用于形成NMOSFET的p型掺杂区204A和鳍205A上方，p型掺杂源极/漏极部件260B设置在用于形成PMOSFET的n型掺杂区204B和鳍205B上方。可使用外延生长形成源极/漏极部件260A和源极/漏极部件260B。例如，从衬底202、鳍205A/B和半导体层215的部分外延生长半导体材料，形成源极/漏极部件260A和源极/漏极部件260B。外延工艺可使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他适当的外延生长工艺，或它们的组合。外延工艺可使用气体和/或液体前体，这些前体会与衬底202和/或半导体鳍205A/B的组分相互作用。在一些实施例中，外延源极/漏极部件260A可包括硅，并且可掺杂碳、磷、砷、其他n型掺杂物或它们的组合(例如，形成Si:C外延源极/漏极部件、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件260B可包括硅锗或锗，并且可掺杂硼、其他p型掺杂物或它们的组合(例如，形成Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件260A和/或外延源极/漏极部件260B包括多个外延半导体层，其中，该外延半导体层可包含相同或不同的材料和/或掺杂物的浓度。在一些实施例中，外延源极/漏极部件260A和外延源极/漏极部件260B包括在GAA晶体管的相应沟道区域中实现所需的拉伸应力和/或压缩应力的材料和/或掺杂物。在一些实施例中，通过向外延工艺的源极材料中添加杂质来在沉积过程中掺杂外延源极/漏极部件260A和外延源极/漏极部件260B。在一些实施例中，通过沉积工艺及之后的离子注入工艺掺杂外延源极/漏极部件260A和外延源极/漏极部件260B。在一些实施例中，进行退火工艺(例如，快速热退火(RTA)和/或激光退火)，激活外延源极/漏极部件260A、外延源极/漏极部件260B和/或其他源极/漏极部件(例如，重掺杂源极/漏极区和/或轻掺杂源极/漏极(LDD)区)中的掺杂物。在一些实施例中，在单独的处理序列中形成外延源极/漏极部件260A和外延源极/漏极部件260B，该单独的处理序列包括(例如)在n型GAA晶体管区域内形成外延源极/漏极260A时掩模p型GAA晶体管区域，以及在p型GAA晶体管区域内形成外延源极/漏极260B时掩模n型GAA晶体管区域。

如图2和图3所示，器件200还包括悬在每对源极/漏极部件260A之间的半导体层215堆叠件以及悬在每对源极/漏极部件260B之间的另一半导体层215堆叠件。半导体层215堆叠件用作GAA器件的晶体管沟道。因此，半导体层215还被称为沟道层215。沟道层215可以包括单晶硅。可选地，沟道层215可包括锗、硅锗或另一(多种)适当的半导体材料。最初，形成沟道层215，作为沟道层的堆叠件的一部分，包括不同材料的沟道层215和其他半导体层。作为鳍205A和鳍205B形成工艺的一部分，还图案化半导体层堆叠件，使之成为在衬底202上方突出的鳍。在栅极替换工艺中，选择性地蚀刻半导体层堆叠件，移除其他半导体层，使沟道层215悬在衬底202上方且位于各自源极/漏极部件260A和源极/漏极部件260B之间。还将其称为沟道释放工艺。

如图3所示，将NMOSFET GAA的沟道层215沿z方向彼此分开，间距S1；将PMOSFETGAA的沟道层215沿z方向彼此分开，间距S2。尽管本发明设想了间距S1不同于间距S2的实施例，但在所描述的实施例中，间距S1约等于S2。此外，NMOSFET GAA的沟道层215沿“x”方向宽度为W1，沿“z”方向厚度为“T1”，并且PMOSFET GAA的沟道层215沿“x”方向宽度为W2和沿“z”方向厚度为“T2”。尽管本发明设想了厚度T1不同于厚度T2的实施例，但在所描述的实施例中，厚度T1约等于厚度T2。在实施例中，宽度W1约等于宽度W2。在另一实施例中，宽度W2大于宽度W1，提高PMOS器件的性能，以平衡CMOS设计。例如，宽度W2与宽度W1的比可以在1.05到2的范围内，虽然本发明还设想了其他结构的宽度W1和宽度W2(包括W1大于W2)的其他实施例。在一些实施例中，宽度W1和/或宽度W2约为4nm至约10nm。在一些实施例中，每个沟道层215都具有纳米级尺寸并且可将其称为“纳米线”，其通常指以下列方式悬着的沟道层：使金属栅极能够物理接触沟道层的至少2个侧面，并且在GAA晶体管中时会使金属栅极能够物理接触沟道层的至少4个侧面(即围绕沟道层)。在这样的实施例中，可将悬着的沟道层垂直堆叠件称为纳米结构。在一些实施例中，沟道层215可以是圆柱形(例如，纳米线)、矩形(例如，纳米棒)、片状(例如，纳米片)等，或者具有其他适当的形状。在本发明中，为便于讨论，将最上面的沟道层215标记为215a，而将其他沟道层215标记为215b。

如图1、图2和图3所示，栅极堆叠件240包括栅极介电层282和栅电极层350。PMOSFET GAA的栅极堆叠件240设置在一对p型源极/漏极部件260B之间，NMOSFET GAA的栅极堆叠件240设置在一对n型源极/漏极部件260A之间。一些栅极堆叠件240可连接(或跨接)PMOSFET GAA和NMOSFET GAA。栅极介电层282环绕半导体层215中的每一层。栅极介电层282可包括高k介电材料，例如，HfO

如图1和图2所示，器件200包括位于栅极堆叠件240侧壁上并处于顶沟道层215上方的栅极间隔件247，还包括位于栅极堆叠件240侧壁上并处于顶沟道层215a下方的栅极间隔件255。在本发明中，还将栅极间隔件247称为外部间隔件247或顶间隔件247，并且还将栅极间隔件255称为内部间隔件255。内部间隔件横向255设置在源极/漏极部件260A(或260B)和栅极堆叠件240之间，并且垂直地设置在沟道层215之间。在本实施例中，器件200还包括位于每个沟道层215和S/D部件(或重掺杂S/D)260A/B之间的轻掺杂源极/漏极(LDD)区262。内部间隔件255将位于沟道层215b和S/D部件260A/B之间的LDD区262包围，并且内部间隔件255和顶部间隔件247将位于沟道层215a和S/D部件260A/B之间的LDD区262包围。LDD区262进一步增强了GAA器件200的设备性能(例如短沟道控制)。在实施例中，内部间隔件255和顶间隔件247的材料不同。器件200还包括伪介电栅极(或隔离栅极)402，其纵向平行于栅极堆叠件240取向。介电栅极402沿“x”方向使相邻的STD单元隔离。顶间隔件247还设置在介电栅极402的侧壁上方。

如图1和图3所示，器件200还包括栅极端介电部件404，该栅极端介电部件404设置在栅极堆叠件240的一端和另一栅极堆叠件240的一端之间，在栅极堆叠件240的一端和介电栅极402的一端之间，在介电栅极402的一端和另一介电栅极402的一端之间。该栅极端介电部件404还沿“x”方向将顶间隔件247分开。顶间隔件247、内部间隔件255、介电栅极402和栅极端介电部件404共同提供隔离功能——将隔离栅极堆叠件240彼此之间隔离，并将隔离栅极堆叠件240与邻近的导体(包括源极/漏极部件260A和260B以及源极/漏极接触件406)隔离(图2)。设备集成度不断提高，对这种隔离的需求越来越强。选择顶间隔件247、内部间隔件255、介电栅极402和栅极端介电部件404的材料，采用小尺寸(厚度)提供良好隔离。此外，选择顶间隔件247、内部间隔件255、介电栅极402和栅极端介电部件404的材料，提供低寄生(或耦合)电容以满足高速性能。

在实施例中，顶间隔件247、内部间隔件255和栅极端介电部件404的材料彼此不同，并且栅极端介电部件404的介电常数是三者中最高的。在实施例中，栅极端介电部件404包括高k介电材料，例如，选自由下列组成的组：Si

如图2和图3所示，器件200还包括栅极顶介电层408，该栅极顶介电层408设置在每个栅极堆叠件240和介电栅极402的上方。在实施例中，栅极顶介电层408的厚度在约2nm-约60nm的范围内。栅极顶介电层408可包含选自下组中的材料：氧化硅、SiOC、SiON、SiOCN、氮化物基介电材料、介电金属氧化物，例如Hf氧化物(HfO

如图2和图4所示，器件200还包括源极/漏极部件260A和260B上方的硅化物部件261，以及硅化物部件261上方的源极/漏极接触件406。可通过以下方式形成硅化物部件261：在S/D部件260A/B上方沉积一种或多种金属，采用退火工艺处理器件200，引发一种或多种金属与S/D部件260A/B之间的反应，形成硅化物部件261，并移除未反应的一种或多种金属部分。硅化物部件261可包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)或其他适当的化合物。在实施例中，S/D接触件406可包括导电屏障层和导电屏障层上方的金属填充层。导电屏障层的作用是防止金属填充层的金属材料扩散到S/D接触件406邻近的介电层中。导电屏障层可包含钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，例如氮化钛(TiN)、钛铝氮化物(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合，可通过CVD、PVD、ALD和/或其他适当的工艺形成导电屏障层。金属填充层可包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，可通过CVD、PVD、ALD、电镀或其他适当工艺形成金属填充层。在一些实施例中，在S/D接触件406中省略了导电屏障层。

在实施例中，通过以下方式形成硅化物部件261和源极/漏极接触件406：采用自对准蚀刻工艺蚀刻S/D接触孔，然后在接触孔中采用上文所公开的沉积、退火和其他工艺来形成硅化物部件261和源极/漏极接触件406。自对准蚀刻工艺中，将栅极顶介电层408、顶间隔件247和/或栅极端介电部件404用作蚀刻掩模。美国专利US 7026689和US 7419898中公开了形成自对准源极/漏极接触件的示例方法，这些专利都受让给与本申请相同的受让人，这些专利通过引用并入本文。

图5示出了实施例，其中，在空间中形成源极/漏极接触件406，自对准栅极顶介电层408和顶间隔件247的侧壁。图6和7示出了实施例，其中，在空间中形成源极/漏极接触件406，自对准栅极端介电部件404的侧壁。在自对准蚀刻工艺中，施加蚀刻剂，调节蚀刻剂使其蚀刻层间介电(ILD)层270(下文将讨论)，并且不会(或最小程度地)蚀刻栅极顶介电层408、顶间隔件247和栅极端介电部件404，从而形成对准栅极顶介电层408侧壁、顶间隔件247和栅极端介电部件404的接触孔。图5还示出了，在STI区域(即，其中，栅极堆叠件240和介电栅极402直接设置在隔离部件230上)中，顶间隔件247覆盖栅极堆叠件240和介电栅极402的侧壁，并且不存在内部间隔件255。

如图2和图4所示，器件200还包括层间介电(ILD)层270。ILD层270设置在隔离部件230上方。ILD层270中会嵌入各种部件，包括S/D部件260A/B、硅化物部件261、源极/漏极接触件406、栅极堆叠件240、介电栅极402、顶间隔件247、内部间隔件255、栅极端介电部件404和栅极顶介电层408。在一些实施例中，器件200还包括ILD层270和S/D部件260A/B之间的接触蚀刻停止层(CESL)、栅极堆叠件240、介电栅极402和顶间隔件247。CESL可包括La

如图1和图3所示，器件200还包括与栅极堆叠件240电连接的栅极通孔410。如图1和图4所示，器件200还包括电连接到S/D接触件406的S/D接触通孔412。栅极通孔410和S/D接触通孔412中的每一个都可包括导电屏障层和导电屏障层上方的金属填充层。导电屏障层的作用是防止金属填充层的金属材料扩散到通孔邻近的介电层中。导电屏障层可包含钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，例如氮化钛(TiN)、钛铝氮化物(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合，可通过CVD、PVD、ALD和/或其他适当的工艺形成导电屏障层。金属填充层可包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)或其他金属，可通过CVD、PVD、ALD、电镀或其他适当工艺形成金属填充层。在一些实施例中，通孔中省略了导电屏障层。

图6示出了实施例中器件200的更多细节，尤其是栅极端介电部件404。如图6所示，在隔离部件230上直接设置栅极端介电部件404。栅极端介电部件404和隔离部件230之间没有顶间隔件247。换言之，在本实施例中，栅极端介电部件404将沿“x”方向对准的顶间隔件247完全分开(图1)。

图6示出了另一实施例中器件200的更多细节，尤其是栅极端介电部件404。如图7所示，在隔离部件230上直接设置栅极端介电部件404。但是，在栅极端介电部件404和隔离部件230之间存在顶间隔件247的部分。换言之，在本实施例中，栅极端介电部件404没有完全将沿“x”方向对准的顶间隔件247分开(图1)，并且在栅极端介电部件404的侧壁上设置顶间隔件247的部分。如后文将讨论，栅极端介电部件404所占空间最初由栅极堆叠件240(或牺牲栅极堆叠件，其最终由栅极堆叠件240取代)和顶间隔件247所占据。在实施例中，通过以下方式形成栅极端介电部件404：根据切割图案切割栅极堆叠件240(或牺牲栅极堆叠件)和顶间隔件247，形成沟槽，并用一种或多种介电材料填充沟槽。切割工艺中，根据切割图案完全切割栅极堆叠件240，但可以完全活部分切割顶间隔件247。当完全切割顶间隔件247时，会形成栅极端介电部件404，其结构如图6所示。当部分切割顶间隔件247时，会形成栅极端介电部件404，其结构如图7所示。

图8示出了另一实施例(或第二实施例)中器件200(部分)的俯视图。图9示出了第二实施例中器件200(部分)沿图8中“切-9”线的截面图。第二实施例与上文参照图1-图7所讨论的实施例(第一实施例)类似。一个区别在于，第二实施例中的伪金属栅极240IP和240IN取代了第一实施例中的介电栅极402。栅极端介电部件404将伪金属栅极240IP和240IN分开。伪金属栅极240IP的结构与PMOSFET的常规、可用金属栅极240的结构相同(例如，具有高k栅极介电和金属栅电极)，但其栅电极永久性地连接至关闭底层沟道的电压电势。例如，伪金属栅极240IP可永久性地连接至Vdd(正电源)。伪金属栅极240IN的结构与NMOSFET的常规、可用金属栅极240的结构相同(例如，具有高k栅极介电和金属栅电极)，但其栅电极永久性地连接至关闭底层沟道的电压电势。例如，伪金属栅极240IN可永久性地连接至Vss(负电源)或接地。伪金属栅极240IP和伪金属栅极240IN会降低邻近STD单元之间的噪声耦合。如图8所示，沿STD单元的边界设置伪金属栅极240IP和伪金属栅极240IN以及栅极端介电部件404。此外，栅极端介电部件404设置在栅极堆叠件240的一端和另一栅极堆叠件240的一端之间，在栅极堆叠件240的一端和伪金属栅极240IP或伪金属栅极240IN的一端之间，以及伪金属栅极240IP或伪金属栅极240IN的一端与另一伪金属栅极240IP或伪金属栅极240IN的一端之间。第二实施例的其他方面与第一实施例相同。例如，可以在实施例中如图6所示那样布置栅极端介电部件404、隔离部件230和顶间隔件247，或在另一实施例中如图7所示那样布置栅极端介电部件404、隔离部件230和顶间隔件247。再举一个例子，栅极端介电部件404、顶间隔件247和内部间隔件255的材料彼此不同，并且栅极端介电部件404的介电常数是三者中最高的。再举一个例子，内部间隔件255的有效介电常数高于顶间隔件247的有效介电常数。

图10示出了又一实施例(或第三实施例)中器件200(部分)的俯视图。图11、图12、图13、图14示出了一些实施例中器件200(部分)分别沿图10中“切-10”线、“切-11”线、“切-12”线和“切-13”线的截面图。第三实施例与上文参照图1-图7所讨论的实施例(第一实施例)类似。特别地，图11与图2相同，图14与图5相同。一个区别在于，第三实施例中的器件200还包括沿“y”方向取向、与前文讨论的鳍205A/B平行的介质线(或介电鳍)414。如图10和图12所示，沿STD单元的边界并在栅极端介电部件404下方设置介质线414。此外，在同一STD单元内PMOSFET和NMOSFET之间设置一些介质线414。如图12所示，在隔离部件230上方以及鳍205A和鳍205B之间设置介质线414。介质线414在隔离部件230上方延伸。每个栅极端介电部件404都设置在伪介质线414上方。在一些实施例中，每个栅极端介电部件404都与底层伪介质线414中心对准。此外，连接PMOSFET和NMOSFET的栅电极350设置在伪介质线414上方，并且栅电极350上的栅极通孔410与底层伪介质线414基本上中心对准。如图13所示，在S/D部件260A和260B之间设置介质线414。一些S/D接触件406直接设置在介质线414上方，并与介质线414接触。介质线414进一步增强了S/D部件260A和S/D部件260B之间的隔离，增强了邻近STD单元之间的隔离，并且增强了邻近栅极堆叠件240之间的隔离。

图15和图16示出了两个可选实施例中器件200(部分)沿图10中“切-14”线的截面图。参考图15，在隔离部件230上方设置伪介质线414，在伪介质线414上方设置栅极端介电部件404。在本实施例中，S/D接触件406也布置在伪介质线414上方。在该截面图中，伪介质线414上方没有顶间隔件247。参考图16，顶间隔件247设置在伪介质线414上方，并且邻近栅极端介电部件404下部。在本实施例中，顶间隔件247还设置在与S/D接触件406的下部邻近的位置。如后文将讨论的那样，栅极端介电部件404所占空间最初由栅极堆叠件240(或牺牲栅极堆叠件，其最终由栅极堆叠件240取代)和顶间隔件247所占据。在实施例中，通过以下方式形成栅极端介电部件404：根据切割图案切割栅极堆叠件240(或牺牲栅极堆叠件)和顶间隔件247，形成沟槽，并用一种或多种介电材料填充沟槽。切割工艺中，根据切割图案完全切割栅极堆叠件240，但可以完全活部分切割顶间隔件247。当完全切割顶间隔件247时，会形成栅极端介电部件404，其结构如图15所示。当部分切割顶间隔件247时，会形成栅极端介电部件404，其结构如图16所示。介质线414进一步增强了S/D接触件406和隔离部件230之间的隔离。

在各种实施例中，介质线414可包含一层介电材料或多层介电材料。介质线414的(多种)材料可包括SiO

图17A、图17B和图17C是本发明各方面制造多栅极器件(例如，器件200)方法600的流程图。下面将结合图18-图30C简要描述方法600。本发明考虑了额外处理。可以在方法600之前、期间和之后提供额外步骤；并且对于方法600的附加实施例，可以移动、替换或除去所描述的一些步骤。

在操作602中，方法600(图17A)在衬底202上方形成半导体层堆叠件201，其中，半导体层堆叠件201包括自衬底202表面以交替或交错结构垂直堆叠的半导体层210和半导体层215。图18示出了实施例中的衬底202，并且衬底202包括有源区204A和有源区204B。图19示出了实施例中的半导体层堆叠件201。为了便于讨论，将最上面的沟道层215标记为215a。在一些实施例中，半导体层210和半导体层215外延生长成所描述的交错和交替结构。例如，半导体层210中的第一层在衬底上外延生长，半导体层215中的第一层在半导体层215的第一层上外延生长，半导体层210中的第二层在半导体层215的第一层上外延生长，以此类推，直到半导体层堆叠件205中半导体层210和半导体层215达到所需数量。在这样的实施例中，可将半导体层210和半导体层215称为外延层。在一些实施例中，通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他适当的外延生长工艺或它们的组合来外延生长半导体层210和半导体层215。

半导体层210的组成与半导体层215的组分不同，从而在后续的处理过程中能够获得蚀刻选择性和/或不同的氧化速率。在一些实施例中，蚀刻剂对半导体层210的蚀刻速率为第一蚀刻速率，蚀刻剂对半导体层215的蚀刻速率为第二蚀刻速率，其中，第二蚀刻速率小于第一蚀刻速率。在一些实施例中，半导体层210的氧化速率为第一氧化速率，半导体层215的氧化速率为第二氧化速率，其中，第二氧化速率小于第一氧化速率。在所描述的实施例中，半导体层210和半导体层215包含不同材料、组成原子百分比、组成重量百分比、厚度和/或特征，从而在蚀刻处理过程中获得所需蚀刻选择性，例如，在器件200的沟道区域中形成悬着的沟道层所实施的蚀刻工艺。例如，其中，半导体层210包含硅锗，半导体层215包含硅，半导体层215的硅蚀刻速率低于半导体层210的硅锗蚀刻速率。在一些实施例中，半导体层210和半导体层215可以包含相同的材料，但具有不同的组成原子百分比，从而实现蚀刻选择性和/或不同的氧化速率。例如，半导体层210和半导体层215可以包含硅锗，其中，半导体层210具有第一硅原子百分比和/或第一锗原子百分比，半导体层215具有不同的第二硅原子百分比和/或不同的第二锗原子百分比。本发明设想半导体层210和半导体层215包含能够提供所需蚀刻选择性、所需氧化速率差和/或所需性能特性(例如，使电流最大化的材料)的任何半导体材料组合，包括本文中所公开的任何半导体材料。

半导体层215或其部分形成器件200的沟道区域。在所描述的实施例中，半导体层堆叠件201包括三个半导体层210和三个半导体层215，配置它们，形成设置在衬底202上方的三个半导体层对，每个半导体层对都具有各自的半导体层210和相应的半导体层215。在进行后续处理之后，这样的结构会使(GAA)器件200具有三个沟道。然而，本发明设想了一些实施例，其中，半导体层堆叠件201包括更多或更少的半导体层，例如，根据器件200(例如，GAA晶体管)所需的沟道数目和/或器件200的设计要求。例如，半导体层堆叠件205可以包括2-10个半导体层210和2-10个半导体层215。在一些实施例中，半导体层210中每层的厚度皆为约1nm-约10nm，半导体层215中每层的厚度皆为约1nm-约10nm，其中，基于对器件200制造及/或器件性能考量选择厚度。图19还示出了半导体层堆叠件201上方的硬掩模层416，用于在随后的图案化工艺过程中保护半导体层堆叠件201。

在操作604中，方法600(图17A)，图案化半导体层堆叠件201成为鳍211，在图案化有源区204A/B成为鳍205A/B，如图20中所示。可以通过任何适当的方法来图案化鳍211和鳍205A/B。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍。通常，双图案化工艺或多图案化工艺会结合光刻和自对准工艺，从而能够得到(例如)比使用单一、直接光刻工艺所能得到的图案中突起更小。例如，在一实施例中，在半导体层堆叠件201上方形成牺牲层，并且使用光刻工艺使之图案化。使用自对准工艺沿图案化的牺牲层形成间隔件。然后除去牺牲层，随后可以将剩余的间隔件或材料用作在鳍上进行图案化过程中的掩模元件。例如，可将掩模元件用于在半导体层堆叠件201和衬底202中蚀刻凹槽，从而形成鳍211、鳍205A和鳍205B。蚀刻工艺可包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)和/或其他适当的工艺。例如，干法蚀刻工艺可采用含氧气体、含氟气体(例如，CF

操作604会进一步形成隔离部件230。可通过用绝缘体材料填充鳍间的沟槽形成隔离部件230，例如，使用CVD工艺或旋涂玻璃工艺。可进行化学机械抛光(CMP)工艺除去多余的绝缘体材料和/或使隔离部件230的顶面平坦化。然后，进行回蚀刻工艺，使隔离部件230下凹至所需厚度，例如围绕鳍的下部并使鳍(尤其是鳍211)的上部在隔离部件230的上方突出。在实施例中，在CMP工艺或回蚀刻工艺过程中除去硬掩模层416。

在操作606中，方法600(图17A)在鳍211上方形成栅极结构，其中，每个栅极结构都包括牺牲栅极堆叠件240'和顶栅极间隔件247。牺牲栅极堆叠件240'包括牺牲栅极介电层246和牺牲栅电极层245。参考图如图21A和21B(图21A是器件200(部分)沿鳍211的横向方向的截面图，图21B是器件200(部分)沿鳍211的纵向方向的截面图)，在鳍211的顶部和侧壁上形成牺牲栅极介电层246，在牺牲栅极介电层246上形成牺牲栅电极层245。在实施例中，牺牲栅极介电层246可包括介电材料，例如氧化硅、氮氧化硅、高k介电材料、其他适当介电材料或它们的组合；且牺牲栅电极层245包括适当的伪栅极材料，例如多晶硅层。可使用CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)，常压CVD(APCVD)、电镀、其他适当的方法或它们的组合沉积牺牲栅电极层245和牺牲栅极介电层246。

参考图22A、图22B和图22C，操作606中图案化牺牲栅电极层245和牺牲栅极介电层246，使之成为垂直鳍211纵向取向的牺牲栅极堆叠件240’。图22A是器件200(部分)的俯视图，图22B和图22C分别是器件200(部分)沿图22A中“截面H”线和“截面V”线的截面图。例如，操作606中可以进行光刻图案化和蚀刻工艺，图案化牺牲栅电极层245和牺牲栅极介电层246。光刻图案化工艺包括抗蚀剂涂层(例如，旋涂)、软烘干、掩模对准、曝光、曝光后烘烤、显影(developing the resist)、冲洗、干燥(例如，硬烘干)、其他适当的光刻工艺或它们的组合。所述蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺、其他蚀刻方法或它们的组合。然后，操作606中通过沉积工艺和蚀刻工艺在牺牲栅极堆叠件240'的侧壁上形成顶间隔件247。

在操作608中，方法600(图17A)蚀刻邻近顶间隔件247的鳍211，形成S/D沟槽(或凹槽)250，如图23A、图23B和图23C所示。图23A是器件200(部分)的俯视图，图23B和图23C分别是器件200(部分)沿图23A中“截面H”线和“截面V”线的截面图。在所描述的实施例中，蚀刻工艺会完全除去鳍211的源极/漏极区中半导体层堆叠件201，从而使源极/漏极区中的衬底部分204A/B暴露出来。在一些实施例中，蚀刻工艺会除去一些半导体层堆叠件201(但不会全部除去)，从而由源极/漏极区中的半导体层210或半导体层215限定源极/漏极沟槽250的底部。蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步骤蚀刻工艺。例如，蚀刻工艺中可交替使用蚀刻剂，从而分别、交替地除去半导体层210及半导体层215。在一些实施例中，配置蚀刻工艺的参数，使得对栅极堆叠件240'、顶间隔件247和隔离部件230的蚀刻作用最小(甚至没有蚀刻作用)，在此情况下能够选择性地蚀刻半导体层堆叠件。

操作608还会在半导体层215之间形成间隙418。例如，进行蚀刻工艺，选择性地蚀刻由源极/漏极沟槽250暴露出来的半导体层210，而对半导体层215的蚀刻作用最小(甚至没有蚀刻作用)，从而在半导体层215之间、在顶间隔件247下方半导体层215和衬底202之间形成间隙418。蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。

在操作610中，方法600(图17A)在间隙418中形成内部间隔件255，外延生长S/D部件260A/B，并且形成ILD层270，如图24A、图24B和图24C所示。图24A是器件200(部分)的俯视图，图24B和图24C分别是器件200(部分)沿图24A中“截面H”线和“截面V”线的截面图。例如，沉积工艺会在栅极结构240’上方和源极/漏极沟槽250限定的部件上方形成间隔层。沉积工艺可以是CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他适当的方法，或它们的组合。间隔层会部分(并且在一些实施例中完全)填充源极/漏极沟槽250。配置沉积工艺，确保间隔层会填充间隙418。然后进行蚀刻工艺，选择性地蚀刻间隔层，形成内部间隔件255，如图24C所示，对半导体层215、伪栅极堆叠件240’和栅极间隔件247的蚀刻作用最小(甚至没有蚀刻作用)。在一些实施例中，将栅极间隔件247的侧壁、半导体层215的侧壁、伪栅极堆叠件240'和衬底202上的间隔层除去。间隔层(以及内部间隔层255)包含的材料与半导体层215的材料不同，也与栅极间隔件247的材料不同，从而在第二蚀刻工艺过程中获得所需的蚀刻选择性。然后，操作610中使用外延生长工艺形成S/D部件260A和260B。外延工艺可使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其他适当的外延生长工艺，或它们的组合。外延工艺可使用气体和/或液体前体，它们会与衬底202、半导体鳍205A/B和半导体层215的组分相互作用。如前所述，操作610可对S/D部件260A和S/D部件260B进行原位或非原位掺杂。在外延生长S/D部件260A和S/D部件260B之后，操作610在S/D部件260A、S/D部件260B和栅极结构240'上方形成CESL，并在CESL上方形成ILD层270。

可将方法200进行到图17B所示的实施例，切割栅极结构240’，形成栅极端介电部件404，然后形成高k金属栅极240；或者可将方法200进行到图17C所示的实施例，形成高k金属栅240，切割高k金属栅240，然后形成栅极端介电部件404。下面将分别讨论这两个实施例。

参考图17B，在操作612中，方法600会切割栅极结构240’，并形成栅极端介电部件404，如图25A、图25B和图25C所示。图25A是器件200(部分)的俯视图，图25B和图25C分别是器件200(部分)沿图25A中“截面H”线和“截面V”线的截面图。例如，操作612可以使用沉积工艺和光刻工艺形成蚀刻掩模。蚀刻掩模会覆盖器件200的大部分，但沿STD单元边界的垂直(沿“y”方向)区域会通过蚀刻掩模上的开口暴露出来(例如，参见图1)。在实施例中，这些开口基本上是矩形图案，从而更容易制作和曝光光刻掩模。然后，使用一种或多种蚀刻工艺，通过这些开口蚀刻栅极结构240’和栅极间隔件247。蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。针对栅极结构240’(牺牲栅电极245)中的材料，选择性地调节刻蚀工艺，并使其对隔离结构230和ILD 270没有蚀刻作用(或者蚀刻作用最小)。蚀刻工艺会完全除去在蚀刻掩模开口中暴露出来的牺牲栅电极245，从而将牺牲栅电极245切割成段。蚀刻工艺可完全或部分除去在蚀刻掩模开口中暴露出来的栅极间隔件247，如参考图6、图7、图15和图16所讨论的那样。蚀刻工艺会在牺牲栅电极245各段之间形成沟槽。然后，在操作612中会将一个或多个介电层沉积到沟槽中，对该一个或多个介电层采用CMP工艺，形成栅极端介电部件404，如图25B所示(以及如图5和图6所示的栅极端介电部件404)。

在操作614中，方法600(图17B)会除去栅极结构240’，形成栅极沟槽275，如图26A、图26B和图26C所示。图26A是器件200(部分)的俯视图，图26B和图26C分别是器件200(部分)沿图26A中“截面H”线和“截面V”线的截面图。例如，一种或多种蚀刻工艺会完全除去牺牲栅极结构240’(包括牺牲栅电极245和牺牲栅极介电层246)，使沟道区域中的半导体层215和半导体层210暴露出来。(多种)蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。在一些实施例中，配置蚀刻工艺，使其选择性地蚀刻牺牲栅极结构240’，而对器件200的其他部件(例如，ILD层270、栅极间隔件247、隔离部件230、半导体层215和半导体层210)蚀刻作用最小(甚至没有蚀刻作用)。

在操作616中，方法600(图17B)会除去半导体层210，如图27A、图27B和图27C所示。图27A是器件200(部分)的俯视图，图27B和图27C分别是器件200(部分)沿图27A中“截面H”线和“截面V”线的截面图。例如，蚀刻工艺选择性地蚀刻半导体层210，而对半导体层215蚀刻作用最小(甚至没有蚀刻作用)，且在一些实施例中，对栅极间隔件247和/或内部间隔件255蚀刻作用最小(甚至没有蚀刻作用)。为实现选择性蚀刻半导体层210，可调节各种蚀刻参数，例如蚀刻剂组合物、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、电源功率、射频偏压、射频偏压功率、蚀刻剂流速、其他适当蚀刻参数或它们的组合。蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。其结果是，半导体层215悬在栅极沟槽275中。还将该工艺称为沟道释放工艺。

在操作618中，方法600(图17B)会在栅极沟槽275中形成高k金属栅极240，如图28A、图28B和图28C所示。图28A是器件200(部分)的俯视图，图28B和图28C分别是器件200(部分)沿图28A中“截面H”线和“截面V”线的截面图。例如，操作618中可以使用以下方式形成栅极介电层282：化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他适当的方法，并且可以使用以下方式形成栅电极350：ALD、CVD、PVD、电镀和/或其他适当的方法。

在操作620中，方法600(图17B)采用进一步的制造工艺处理器件200，例如，形成栅极顶介电层408、形成S/D接触件406等。特别地，如图28B和图28C所示，在栅极间隔件247之间和栅极端介电部件404之间形成栅极顶介电层408。

参考图17C，在操作610之后，在操作614中方法600除去牺牲栅极堆叠件240’，形成栅极沟槽，在操作616中释放沟道，并且在操作618中形成高k金属栅极堆叠件240。这3个操作与图17B中的操作614、操作616和操作618类似。在完成操作618后，器件200如图29A、图29B和图29C所示。图29A是器件200(部分)的俯视图，图29B和图29C分别是器件200(部分)沿图29A中“截面H”线和“截面V”线的截面图。

然后，方法600(图17C)进行到操作619，切割栅极堆叠件240，并形成栅极端介电部件404，如图30A、图30B和图30C所示。图30A是器件200(部分)的俯视图，图30B和图30C分别是器件200(部分)沿图30A中“截面H”线和“截面V”线的截面图。操作619与上文所讨论的操作612类似，只是在操作619中切割工艺适用于高k金属栅极240。在形成栅极端介电部件404之后，方法600(图17C)进行到对器件200进行进一步制造工艺。

图31是根据本发明不同方面形成介质线414的方法800的流程图。下面将结合图32A-图32E-1简要描述方法800。本发明考虑了额外处理。可以在方法800之前、期间和之后提供额外步骤；并且对于方法800的附加实施例，可以移动、替换或除去所描述的一些步骤。

在操作802中，方法800(图31)在衬底202上方形成半导体层堆叠件201，并自半导体层堆叠件201形成鳍211。这与上文参所讨论的操作602和操作604(图17A)类似。在操作804中，方法800(图31)在鳍211上方形成介电层230，如图32A所示。在一些实施例中，介电层230的沉积厚度可以为约5nm-约40nm。介电层230并未完全填充鳍211之间的空间。在操作806中，方法800(图31)在介电层230上方形成介电层414，并完全填充鳍211之间的空间，如图32B所示。

在操作808中，方法800(图31)采用CMP工艺处理介电层414和介电层230，如图32C所示。这会得到介质线414。在操作810中，方法800(图31)中采用对介电层230的材料具有选择性且对半导体层215和介质线414没有蚀刻作用(或蚀刻作用最小)的蚀刻工艺使介电层230下凹。这会得到隔离部件230。

在操作812中，方法800(图31)中在介质线414、介质层230和鳍211上方形成牺牲栅极堆叠件240’(包括牺牲栅极介电层246和牺牲栅电极245)。在实施例中，通过氧化鳍211的表面形成牺牲栅极介电层246。在这样的实施例中，在鳍211上方沉积牺牲栅极介电层246，而在介质线414和介电层230上方未沉积牺牲栅极介电层246，如图32E所示。在另一实施例中，使用诸如ALD等沉积工艺形成牺牲栅极介电层246。在这样的实施例中，在鳍211、介质线414和介电层230上方沉积牺牲栅极介电层246，如图32E所示。方法800中可以进行其他操作，例如，切割牺牲栅极堆叠件240’，或者如上文所讨论那样，用高k金属栅极堆叠件240替换牺牲栅极堆叠件240’。

尽管非意欲进行限制，本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了栅极端和栅极端之间的高可靠性栅极端介电方案，以及栅极侧壁的多间隔件方案，从而降低寄生电容并增强栅极隔离。可将本实施例容易地集成到现有CMOS制造工艺中。

在一个实例方面，本发明涉及一种半导体结构，该半导体结构包括衬底、衬底上方的隔离结构、自衬底延伸并邻近隔离结构的半导体鳍、半导体鳍上方的两个源极/漏极(S/D)部件、悬在半导体鳍上方并连接S/D部件的沟道层的堆叠件、环绕沟道层的堆叠件中每个沟道层的栅极结构、设置在栅极结构的两个相对侧壁上的两个外部间隔件、设置在S/D部件和沟道层之间的内部间隔件和在隔离结构上方并直接连接栅极结构一端的栅极端介电部件。栅极端介电部件中所包含材料的介电常数高于外部间隔件和内部间隔件中所包含材料的介电常数。

在半导体结构的实施例中，内部间隔件中所包含材料的介电常数高于外部间隔件中所包含材料的介电常数。在实施例中，两个外部间隔件的部分还设置在栅极端介电部件的下方及隔离结构的上方。在另一实施例中，栅极端介电部件包含高k介电材料。

在实施例中，半导体结构还包括设置在隔离结构上方并与半导体鳍纵向平行取向的介电鳍，其中，介电鳍直接连接栅极结构端的下部，栅极端介电部件设置在介电鳍上方并直接连接栅极结构端的上部。

在另一实施例中，半导体结构还包括设置在栅极结构上方的栅极顶介电层。在一些实施例中，其中，栅极结构是第一高k金属栅极结构，半导体结构还包括与第一高k金属栅极结构纵向对准的第二高k金属栅极结构，其中，栅极端介电部件设置为与第二高k金属栅极结构的一端接触。

在一些实施例中，其中，栅极结构是第一高k金属栅极结构，半导体结构还包括与该高k金属栅极结构纵向对准的介电栅极结构，其中，该栅极端介电部件设置为与介电栅极结构的一端接触。

在一些实施例中，其中，栅极结构是第一栅极结构，并且两个外部间隔件是两个第一外部间隔件，半导体结构还包括与第一栅极结构纵向平行的第二栅极结构；设置在第二栅极结构的两个相对侧壁上的两个第二外部间隔件；和设置在两个S/D部件中一个的上方的S/D接触件，其中，该S/D接触件物理连接第一外部间隔件中一个的侧壁和第二外部间隔件中一个的侧壁。

在另一实例方面，本发明涉及半导体结构，该半导体结构包括衬底；在衬底上方的隔离结构；自衬底延伸，并邻近隔离结构的半导体鳍；设置在隔离结构上方，并与半导体鳍的纵向平行取向的第一介电鳍和第二介电鳍，其中，半导体鳍在第一介电鳍和第二介电鳍之间；在半导体鳍上生长的两个源极/漏极(S/D)部件；悬在半导体鳍上方，并连接两个S/D部件的沟道层的堆叠件；环绕沟道层的堆叠件中的每个沟道层的栅极结构，其中，该栅极结构还设置在第一介电鳍上方；设置在栅极结构的两个相对侧壁上的两个外部间隔器；设置在S/D部件和沟道层之间的内部间隔器；和设置在所述第二介电鳍上方，并直接连接栅极结构一端的栅极端介电部件，其中，该栅极端介电部件、外部间隔器和内部间隔器包含不同材料。

在一些实施例中，栅极端介电部件中所包含材料的介电常数高于外部间隔器和内部间隔器中所包含材料的介电常数。在一些实施例中，第二介电鳍直接连接栅极结构端的下部，并且栅极端介电部件直接连接栅极结构端的上部。

在一些实施例中，第一介电鳍和第二介电鳍的顶面在S/D部件顶面的上方。在一些实施例中，外部间隔器的部分还设置在第二介电鳍的上方及栅极端介电部件的下方。

在实施例中，还包括设置在S/D部件中的一个上的S/D接触件。S/D接触件与栅极结构的纵向平行取向，并且S/D接触的部分设置在第二介电鳍的上方，并连接栅极端介电部件。

在另一实例方面，本发明涉及一种方法，该方法包括：提供一种结构，该结构具有衬底、衬底上方的隔离结构、自衬底延伸并邻近隔离结构的半导体鳍、在隔离结构上方并接合半导体鳍的沟道区域的伪栅极和在伪栅极的两个相对侧壁上的外部间隔器，其中，半导体鳍包括第一半导体层和第二半导体层交替堆叠的堆叠件。该方法还包括：蚀刻伪栅极的两个相对侧壁邻近的半导体鳍，形成两个源极/漏极(S/D)沟槽；自S/D沟槽蚀刻第二半导体层，在第一半导体层之间形成垂直间隙；在间隙内形成内部间隔器；在S/D沟槽中外延生长S/D部件；在S/D部件、伪栅极和外部间隔器上方形成层间介电(ILD)层；蚀刻伪栅极和外部间隔器，形成远离半导体鳍并在隔离结构上方的栅极端沟槽；并且形成填充栅极端沟槽的栅极端介电部件，其中，栅极端介电部件的介电常数高于所述外部间隔器的介电常数和所述内部间隔器的介电常数。

在该方法的实施例中，该结构还包括设置在隔离结构上方并与半导体鳍纵向平行取向的介电鳍，其中，栅极端沟槽使介电鳍的顶面暴露出来。在该方法的一些实施例中，在俯视图中，外部间隔器的部分仍保留在栅极端沟槽中。在该方法的一些实施例中，栅极端介电部件包含介电常数大于3.9的材料。

在实施例中，该方法还包括：在形成栅极端介电部件后除去伪栅极的剩余部分，从而形成栅极沟槽；自栅极沟槽除去第二半导体层，使第一半导体层悬在衬底上方并与S/D部件之间连接；并且在栅极沟槽中形成高k金属栅极，其中，高k金属栅极部分环绕第一半导体层中的每一层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。