一种半导体器件的形成方法及半导体器件

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。

背景技术

随着半导体制造工艺的不断发展，半导体器件的体积变得越来越小，为了在半导体芯片上设置更多的器件，则需要在芯片上刻蚀形成很多的沟槽，在沟槽内填充沟槽填充材料以形成所需的结构，例如在沟槽内填充金属材料以形成金属互连结构或者栅极结构等。

对于形成在介质层上的沟槽，在形成该沟槽的过程中，通常需要在介质层上形成阻挡层，然后通过干法刻蚀工艺形成该沟槽，在通过干法刻蚀工艺形成该沟槽的过程中，用于干法刻蚀的离子会穿透介质层上的阻挡层，对介质层的K值(介电常数值)产生影响，从而影响器件的性能。

发明内容

本发明的目的在于解决现有技术中，因用于干法刻蚀的离子会穿透介质层上的阻挡层，对介质层的介电常数值产生影响，而影响半导体器件的性能的问题。本发明提供了一种半导体器件的形成方法及利用该方法制备得到的半导体器件，利用该方法制备得到的半导体器件性能更好。

为解决上述技术问题，本发明的实施方式公开了一种半导体器件的形成方法，包括：

提供基底，在所述基底上形成介质层；

对所述介质层顶部进行离子注入处理；

在所述介质层上形成掩膜层；

干法刻蚀所述掩膜层、所述介质层形成沟槽。

优选的，所述基底与所述介质层之间还形成有刻蚀停止层。

优选的，干法刻蚀所述掩膜层、所述介质层形成沟槽，还包括：

干法刻蚀所述掩膜层、所述介质层和所述刻蚀停止层形成所述沟槽。

优选的，所述刻蚀停止层的数量为至少一层；

所述沟槽的底部与所述刻蚀停止层与所述基底接触的部位平齐。

优选的，所述刻蚀停止层包括沿远离所述基底的方向依次形成的第一刻蚀停止层、第二停止层和第三刻蚀停止层。

优选的，所述掩膜层包括硬掩膜和阻挡层，且所述阻挡层位于所述硬掩膜和所述介质层之间。

优选的，所述阻挡层的材料为硅的化合物。

优选的，还包括：

移除所述硬掩膜层；

在所述沟槽中沉积沟槽填充材料以形成沟槽填充材料层；

对所述阻挡层、所述介质层和所述沟槽填充材料层进行平坦化处理。

优选的，还包括：

移除所述掩膜层；

在所述沟槽中沉积沟槽填充材料以形成沟槽填充材料层；

对所述介质层和所述沟槽填充材料层进行平坦化处理。

优选的，对所述介质层顶部进行离子注入处理时的离子注入深度小于等于进行平坦化处理时去除的所述介质层的厚度。

优选的，所述沟槽填充材料包括：金属材料。

优选的，采用化学机械研磨法进行所述平坦化处理。

优选的，对所述介质层顶部进行离子注入处理时选用的离子为以下至少一种：硼离子、氟化硼离子、铟离子和碳离子。

优选的，所述干法刻蚀为等离子体干法刻蚀。

优选的，所述介质层的材料为低介电常数材料。

本发明的实施方式还公开了一种半导体器件，所述半导体器件由如上任一实施方式所述的半导体器件的形成方法形成。

本发明的有益效果在于：本发明提供的半导体器件的形成方法，在介质层上形成掩膜层之前，先对介质层顶部进行离子注入处理，被注入的离子可以在介质层的顶部的部分形成阻挡结构。该阻挡结构能够在后续形成沟槽时，阻挡用于干法刻蚀的离子进入到该介质层的底部区域，降低了用于干法刻蚀的离子对介质层的介电常数值的影响，如介质层的介电常数值不会因此而增大，因此降低了干法刻蚀对半导体器件RC性能的影响，可以有效地保证半导体器件的性能。并且还可以掩膜层或者填充金属材料形成时，阻挡高介电常数的离子进入介质层，保证了介质层的介电常数值，介质层的介电常数越低，半导体器件的寄生电容和电阻也就越小，半导体器件的性能更好。

进一步地，被注入的离子还可以补偿在后续的形成掩膜层、形成沟槽或者填充金属材料时介质层中低介电常数的离子流失，由此进一步保证了介质层的介电常数值，使得半导体器件的性能更好。

附图说明

图1是本发明实施例提供的半导体器件的形成方法的流程图；

图2至图4是与本发明实施例提供的半导体器件的形成方法对应的结构示意图。

附图标记：

1.基底；2.刻蚀停止层；3.介质层；4.阻挡层；5.硬掩膜层；6.沟槽；7.阻挡结构；8.金属材料；A.目标位置。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。

正如背景技术所述，在通过干法刻蚀工艺形成该沟槽的过程中，用于干法刻蚀的离子会穿透介质层上的阻挡层，对介质层的介电常数值产生影响，从而影响器件的性能。

一种半导体器件的形成方法包括：首先，在基底上形成刻蚀停止层，并在该刻蚀停止层上形成介质层；然后，在介质层上形成阻挡层，并在该阻挡层上形成硬掩膜层；接下来，经由硬掩膜层干法刻蚀阻挡层、介质层和刻蚀停止层，以形成沟槽；最后，可以在该沟槽内填充金属材料，以形成金属互连线。

上述半导体器件的形成方法，由于在形成沟槽时，用于干法刻蚀的离子会穿透阻挡层，因此会对介质层的介电常数值产生影响，从而影响半导体器件的性能。另外，在形成阻挡层或硬掩膜层，以及填充金属材料等工艺步骤时，由于阻挡层、硬掩膜层和金属材料的介电常数值较高，受到离子扩散的影响，阻挡层、硬掩膜层和金属材料中的高介电常数的离子会扩散进入介质层中，使得介质层的介电常数升高，这会进一步使得半导体器件中，各层之间的寄生电容和电阻升高，从而使半导体器件的性能受到影响。

为解决上述问题，本发明提出一种半导体器件的形成方法，参考图1，包括以下步骤：

步骤S1：提供基底，在基底上形成介质层；

步骤S2：对介质层顶部进行离子注入处理；

步骤S3：在介质层上形成掩膜层；

步骤S4：干法刻蚀掩膜层、介质层形成沟槽。

上述方法在介质层上形成了阻挡结构，避免了用于干法刻蚀的离子进入到该介质层的底部区域，对半导体器件的性能产生影响的问题。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

需要说明的是，本实施例以在基底上依次沉积有刻蚀停止层、介质层和掩膜层为例进行说明。但是本领域技术人员可以直接确定出不设置刻蚀停止层时的步骤。

下面结合附图2-4具体描述本发明实施例提供的半导体器件的形成方法。

参考图2，提供基底1，在基底1上依次形成刻蚀停止层2和介质层3。

具体的，本实施例中的基底1选用的材料可以是硅、锗、锗化硅等材料中的一种或几种，且本实施例仅仅是示意性地形成了一层基底1，其还可以包括在上述材料上形成的浅沟槽隔离结构或者其他结构，本实施例对此不做具体限定。

刻蚀停止层2主要是为了对基底1进行保护和阻挡，以使其免受后续刻蚀等工艺的影响。其材料可以是氧化硅、氮化硅、氮氧化硅、多晶硅等，本实施例对此不做具体限定。

优选的，为了获得更精准的干法刻蚀的窗口和更均匀的间隙，本实施例中刻蚀停止层2的层数为多层，例如：三层，具体为沿远离基底1方向的第一刻蚀停止层、第二刻蚀停止层和第三刻蚀停止层。当然，两层甚至一层也同样能够实现本发明所要达到的效果。

介质层3是形成在刻蚀停止层2上的，具体为第三刻蚀停止层的上方。

需要说明的是，本实施例中形成刻蚀停止层2的方法优选为离子注入法。且形成刻蚀停止层2的方法包括但不限于BEOL(Low-K Dielectric)和FEOL(Gate High-KDielectric)。其可以根据需要具体选择，本实施例对此不做具体限定。

需要说明的是，本实施例中介质层3的材料包括但不限于低介电常数材料,比如其可以是碳搀杂氧化硅的低介电常数材料，或者是聚硅氧烷、聚酰胺等材料，其可以根据需要具体选择，本实施例对此不做具体限定。

继续参考图1，对介质层3进行离子注入处理。

此步骤进行离子注入的目的是为了形成阻挡结构7，以阻挡在后续形成沟槽时，阻挡用于干法刻蚀的离子进入到该介质层的底部区域，降低了用于干法刻蚀的离子对介质层的介电常数值的影响，如介质层的介电常数值不会因此而增大，因此降低了干法刻蚀对半导体器件RC性能的影响，可以有效地保证半导体器件的性能。另外，还可以阻挡在形成阻挡层4、硬掩膜层5或者填充金属材料8时，高介电常数的离子进入介质层3；当然，此步骤中注入的离子会扩散至介电层3中，还可以补偿在后续的形成硬掩膜层5、形成沟槽6或者填充金属材料8时介质层3中低介电常数的离子流失。

具体的，对介质层3进行离子注入处理时，选用的离子可以是硼离子、氟化硼离子、铟离子和碳离子中的至少一种，具体的，其可以是硼离子B+、氟化硼离子BF2+、铟离子In+和碳离子C中的至少一种。其中，硼离子具体可以是硼单质B或三氟化硼BF3，氟化硼离子具体可以是氟单质F或三氟化硼BF3，铟离子可以是单质铟或者三氯化铟或三氟化铟，碳离子可以是四氟化碳。

参考图3，在介质层3上依次形成阻挡层4和硬掩膜层5。

具体的，阻挡层4是在介质层3上形成的，其材料为硅的化合物，具体可以是碳氧化硅、硅酸乙酯、碳化硅、氧化硅、氮化硅、多晶硅、甲硅氧烷、氟氧化硅、四硅氧烷等，本实施例对此不做具体限定。

需要说明的是，本实施例仅仅是示意性地沉积了一层阻挡层4，当然，还可以沉积两层、三层甚至更多，本领域技术人员可以根据实际需要进行沉积，而不受本实施例的限制。

硬掩膜层5是沉积在阻挡层4上的，其材料为本领域常见的硬掩膜材料，包括石英、氧化铬等，本实施例对此不做具体限定。

本实施例仅仅是示意性地沉积了一层硬掩膜层5，当然也可以根据实际需要沉积两层三层甚至更多。并且，阻挡层4的材料与硬掩膜层5的材料可以相同，此时，阻挡层4和硬掩膜层5可以统称为掩膜层。

然后参考图4，以硬掩膜层5为掩膜，干法刻蚀阻挡层4、介质层3和刻蚀停止层2至目标位置A以形成沟槽6。

具体的，沟槽6的形成需要以掩膜，尤其是掩膜上的掩膜图案为窗口，然后通过刻蚀以形成沟槽6。本实施例中，硬掩膜层5就是光刻和刻蚀沟槽所需的掩膜。具体可以通过对硬掩膜层5进行光刻和刻蚀，以形成掩膜图案，以该掩膜图案为窗口，继续刻蚀阻挡层4、介质层3和刻蚀停止层2，以形成如图4所示的沟槽6。

本实施例中刻蚀的方法为干法刻蚀，具体可以是等离子体刻蚀，即等离子体干法刻蚀。

继续参考图4，在形成沟槽6之后，还可以执行在沟槽6中沉积沟槽填充材料以及平坦化处理的步骤。具体的，本实施例包含以下三种方法：

第一种，先移除硬掩膜层5，然后在沟槽6中沉积沟槽填充材料以形成沟槽填充材料层；最后对阻挡层4、介质层3和沟槽填充材料进行平坦化处理。

具体的，移除硬掩膜层5的方法包括但不限于刻蚀或腐蚀。在移除了硬掩膜层5之后，再在沟槽6中沉积沟槽填充材料，以形成沟槽填充材料层。受工艺的限制，沟槽填充材料层不仅仅沉积在沟槽6内部，还可能沉积在阻挡层4的上方，因此就需要对该沟槽填充材料进行平坦化处理，以移除介质层3上的阻挡层4以及沟槽填充材料。

需要注意的是，本实施例不仅仅可以移除硬掩膜层5，还可以先对硬掩膜层5和阻挡层4同时进行移除，然后在沟槽6中沉积沟槽填充材料，再对介质层3上方的沟槽填充材料进行平坦化处理。

第二种，先在沟槽6中沉积沟槽填充材料以形成沟槽填充材料层，然后对硬掩膜层5、阻挡层4、介质层3和沟槽填充材料层进行平坦化处理。

具体的，直接在沟槽6中沉积沟槽填充材料层，此时会有部分沟槽填充材料层位于硬掩膜层5上方，然后再进行平坦化处理，移除硬掩膜层5上的沟槽填充材料层、硬掩膜层5、阻挡层4和一定厚度的介质层3。

还需要说明的是，本实施例中，优选用化学机械掩膜法进行平坦化处理。

在此步骤中，在沟槽6中填充的沟槽填充材料可以是金属材料。

还需要说明的是，不论采用上述两种方法中的何种方法进行平坦化处理，对介质层3进行离子注入处理时的深度都要小于等于进行平坦化处理时去除的介质层3的厚度。也就是说，平坦化处理时，需要去除至少全部的在离子注入处理时形成的阻挡结构7。而在此种情况下，对介质层3进行离子注入处理的目的或者所能达到的效果包括阻挡在后续的形成沟槽6时，阻挡用于干法刻蚀的离子进入到该介质层的底部区域；以及在阻挡层、硬掩膜层或者填充金属材料形成时，阻挡不必要的离子(如高介电常数的离子)进入介质层，不会破坏材料的介电效果，更不会影响器件及金属连线的电特性。

当然这仅仅是理想情况，当对介质层3进行离子注入处理时的深度等于进行平坦化处理时去除的介质层3的厚度时，注入的离子可能会由于扩散作用进入了介质层3的更深处，而研磨处理厚度较小时，无法去除这部分进入了介质层3更深处的离子。此时的离子注入处理，不仅可以达到阻挡高介电常数的离子进入介质层的目的，还能够达到补偿低介电常数的离子流失。

优选的，在本实施例中，在进行平坦化处理时，具体是停止在目标位置A，目标位置A是可以是指刻蚀停止层2与基底1接触的部位，即刻蚀停止层2的底部。也就是说，沟槽6的底部为基底1的顶部，沟槽6的侧壁为刻蚀停止层2和介质层3。而当刻蚀停止层2的数量为三层时，目标位置A为第一刻蚀停止层与基底1接触的部位。需要说明的是，在本实施例的一种实施方式中，不论沉积多少层刻蚀停止层2，目标位置A始终都是与基底1接触的刻蚀停止层2所在的位置。当然，其皆可以根据需要具体设置。

本实施例提供了一种半导体器件，该半导体器件是由上述半导体器件的形成方法制备得到的。

采用上述方法形成的半导体器件，在介质层上形成阻挡层和硬掩膜层之前，进行离子注入处理，被注入的离子可以在介质层的顶部的部分形成阻挡结构。该阻挡结构能够在后续形成沟槽时，阻挡用于干法刻蚀的离子进入到该介质层的底部区域，降低了用于干法刻蚀的离子对介质层的介电常数值的影响，如：将此方法用于后端金属连线制程过程中，低介电常数(Low-K)需求的介质层的介电常数值不会因此而增大，因此降低了干法刻蚀对半导体器件RC性能的影响，可以有效地保证半导体器件的性能。并且还可以在阻挡层、硬掩膜层或者填充金属材料形成时，阻挡高介电常数的离子进入介质层，保证了介质层的介电常数值，后端金属连线过程中介质层的介电常数越低，半导体器件的寄生电容和电阻也就越小，半导体器件的性能更好。

进一步地，被注入的离子还可以补偿在后续的形成硬掩膜层、形成沟槽或者填充金属材料时介质层中低介电常数的离子流失，由此进一步保证了介质层的介电常数值，比如进一步降低了介质层的介电常数值，使得半导体器件的性能更好。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。