一种GIP补偿电路及其控制方法

技术领域

本发明涉及GIP补偿电路技术领域，特别涉及一种GIP补偿电路及其控制方法。

背景技术

近几十年来，随着时代的进步和信息技术的发展，人们对电子消费产品的需求日益增加，这就促进了液晶显示行业的发展，并且随着时代的发展，电子类产品朝着轻、薄和省功耗的方向不断的发展。

而在显示行业中，液晶显示占据着重要的地位，在液晶显示屏中每个像素具有一个TFT(英文全称为Thin Film Transistor，即薄膜场效应晶体管)，其栅极(Gate)连接至水平方向扫描线，源极(Drain)连接至垂直方向的资料线，而源极(Source)则连接至像素电极。若在水平方向的某一条扫描线上施加足够的正电压，会使得该条线上所有的TFT打开，此时该条线上的像素电极会与垂直方向的资料线连接，而将资料线上的视讯信号电压写入像素中，控制不同液晶的透光度进而达到控制色彩的效果。

在进行栅极电路的驱动时，目前主要有两种方法：一是面板外绑定IC；另一就是通过GIP(即Gate In Panel)技术来完成。但是，随着时代的发展，人们对面板显示高屏占比的要求越来越高，GIP技术已经是驱动栅极电路的主要方式。而GIP基本概念是将LCD Panel的栅极驱动器集成在玻璃基板上，来代替由外接硅晶片的一种技术，形成对面板的扫描驱动。该技术相比传统的COF(英文全称为Chip On Film，常称覆晶薄膜，是将集成电路(IC)固定在柔性线路板上的晶粒软膜构装技术)和COG(英文全称为Chip On Glass，即芯片被直接绑定在玻璃上)工艺，不仅节省成本，同时也可以省去栅极方向绑定的工艺，对提升产能极为有利，并提高TFT-LCD面板的集成度。所以，GIP技术减少了栅极驱动IC的使用量，降低了功耗和成本，同时能够使减小显示面板的边框，实现窄边框的设计，是一种值得重视技术。

由于GIP电路是集成在Array(即阵列)基板上的TFT器件组合成电路，TFT器件易受频率、电压和温度的影响，造成TFT器件的阈值电压Vth的偏移。在GIP电路中，由于GIP下拉稳压电路长期受到高频信号的作用，使得其电路上的TFT器件的Vth容易产生偏移，而其偏移会造成GIP电路的异常，从而使得GIP电路上输出的栅极信号Gn异常，为了解决这个问题，设计一种具有Vth的GIP补偿电路就具有很重要的意义。

发明内容

本发明所要解决的技术问题是：提供一种GIP补偿电路，用以解决GIP补偿电路中某些TFT的Vth偏移而造成电路的失效问题。

为了解决上述技术问题，本发明采用的第一种技术方案为：

一种GIP补偿电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3，所述晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，所述晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，所述晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，所述晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，所述晶体管T8的栅极接第二栅极走线，所述晶体管T1的栅极接第三栅极走线，所述晶体管T6的栅极接第四栅极走线。

本发明采用的第二种技术方案为：

一种GIP补偿电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T7的栅极和晶体管T7的源极均输入高电平，控制晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、晶体管T5的漏极、电容C2的另一端、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S2、在第二时间段，控制晶体管T8的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S3、在第三时间段，控制晶体管T1的栅极和电容C3的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极和电容C1的另一端均输入低电平；

S4、在第四时间段，控制晶体管T4的漏极和电容C1的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极和电容C3的另一端均输入低电平；

S5、在第五时间段，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S6、在第六时间段，控制晶体管T6的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S7、在第七时间段，控制电容C3的另一端输入高电平，控制晶体管晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极和电容C1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

本发明的有益效果在于：

通过将晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，晶体管T8的栅极接第二栅极走线，晶体管T1的栅极接第三栅极走线，晶体管T6的栅极接第四栅极走线，这样使得可以利用GIP补偿电路中的晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，从而解决GIP补偿电路中某些TFT的Vth偏移而造成电路的失效问题。

附图说明

图1为根据本发明的一种GIP补偿电路的电路原理图；

图2为根据本发明的一种GIP补偿电路的时序图；

图3为根据本发明的一种GIP补偿电路的电路原理图；

图4为根据本发明的一种GIP补偿电路的电路原理图；

图5为根据本发明的一种GIP补偿电路的电路原理图；

图6为根据本发明的一种GIP补偿电路的电路原理图；

图7为根据本发明的一种GIP补偿电路的电路原理图；

图8为根据本发明的一种GIP补偿电路的电路原理图；

图9为根据本发明的一种GIP补偿电路的电路原理图；

图10为根据本发明的一种GIP补偿电路的电路原理图；

图11为根据本发明的一种GIP补偿电路的控制方法的步骤流程图。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

请参照图1，本发明提供的一种技术方案：

一种GIP补偿电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3，所述晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，所述晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，所述晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，所述晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，所述晶体管T8的栅极接第二栅极走线，所述晶体管T1的栅极接第三栅极走线，所述晶体管T6的栅极接第四栅极走线。

从上述描述可知，本发明的有益效果在于：

通过将晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，晶体管T8的栅极接第二栅极走线，晶体管T1的栅极接第三栅极走线，晶体管T6的栅极接第四栅极走线，这样使得可以利用GIP补偿电路中的晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，从而解决GIP补偿电路中某些TFT的Vth偏移而造成电路的失效问题。

进一步的，所述电容C1的另一端和晶体管T4的漏极均接第一时钟信号，所述电容C3的另一端接第二时钟信号。

进一步的，所述晶体管T1的漏极接电源的正极。

进一步的，所述晶体管T6的漏极、晶体管T2的源极、晶体管T3的源极、晶体管T9的源极和晶体管T5的源极均接电源的负极。

进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

由上述描述可知，通过N沟道的MOS管能够进一步稳定GIP补偿电路的输出波形，节约了改善GIP制程的成本，优化显示屏的显示效果。

请参照图11，本发明提供的另一种技术方案：

一种GIP补偿电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T7的栅极和晶体管T7的源极均输入高电平，控制晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、晶体管T5的漏极、电容C2的另一端、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S2、在第二时间段，控制晶体管T8的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S3、在第三时间段，控制晶体管T1的栅极和电容C3的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极和电容C1的另一端均输入低电平；

S4、在第四时间段，控制晶体管T4的漏极和电容C1的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极和电容C3的另一端均输入低电平；

S5、在第五时间段，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S6、在第六时间段，控制晶体管T6的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S7、在第七时间段，控制电容C3的另一端输入高电平，控制晶体管晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极和电容C1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

从上述描述可知，本发明的有益效果在于：

通过本方案设计的GIP补偿电路的控制方法，这样使得可以利用GIP补偿电路中的晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，从而解决GIP补偿电路中某些TFT的Vth偏移而造成电路的失效问题。

进一步的，还包括以下步骤：

在第八时间段，控制晶体管T4的漏极和电容C1的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极和电容C3的另一端均输入低电平。

请参照图1至图10，本发明的实施例一为：

请参照图1，一种GIP补偿电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3，所述晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，所述晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，所述晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，所述晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，所述晶体管T8的栅极接第二栅极走线，所述晶体管T1的栅极接第三栅极走线，所述晶体管T6的栅极接第四栅极走线。

所述电容C1的另一端和晶体管T4的漏极均接第一时钟信号，所述电容C3的另一端接第二时钟信号。

所述晶体管T1的漏极接电源的正极。

所述晶体管T6的漏极、晶体管T2的源极、晶体管T3的源极、晶体管T9的源极和晶体管T5的源极均接电源的负极。

所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

请参照图1，在9T3C的GIP补偿电路中，共有9个TFT和3个电容，其中，由晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，由晶体管T1和电容C2组成的输出预充部分，由晶体管T4组成的输出部分，由晶体管T2、晶体管T3、晶体管T5、晶体管T6和电容C1组成的下拉部分，共四部分组成。

图2是本方案设计的GIP补偿电路的时序图：在该时序图中，将其分割为七个时间段，即补偿预充阶段t1、补偿阶段t2、输出预充阶段t3、输出阶段t4，下拉输出阶段t5，下拉Q点阶段t6和下拉稳压阶段t7。

图3是本方案设计的GIP补偿电路的补偿预充阶段示意图：在该阶段中(即补偿预充阶段t1)，Gn-6为高电位VH，Gn-4、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；此时晶体管T7打开，电容C3的P1通过晶体管T7由低电位变为高电位V1，由于此时P1为高电位V1，晶体管T5和晶体管T9为打开，Gn被VGL下拉维持在低电位VL；电容C1的另一端由于此时CK7为低电位，故该点电位为VL。

图4是本方案设计的GIP补偿电路的补偿阶段示意图：在该阶段中(即补偿阶段t2)，Gn-4和P1为高电位VH，Gn-6、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；此时Gn通过晶体管T5维持VL电压，P1通过打开的晶体管T8和晶体管T9与VGL相接，使得P1点电位被VGL下拉，直至晶体管T9关闭，此时的P1点电位由V1降至VL+Vth，此时晶体管T5和晶体管T9关闭，此时晶体管T9的Vth被储存在电容C3上，此时的P1电位为VL+Vth，电容C3的另一端由CK7维持在VGL电位。

图5是本方案设计的GIP补偿电路的输出预充阶段示意图：在该阶段中(即输出预充阶段t3)，Gn-2和CK7为高电位VH，Gn-6、Gn-4、Gn、Gn+4和CK1为低电位VL；此时Q点通过晶体管T1由VGH充至高电位VH，由于此时Q点为高电位，晶体管T2和晶体管T4打开，Gn通过晶体管T4维持在VL，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端上升为VH，使得电容C3的另一端P1点通过电容耦合电位上升至VH+Vth，此时晶体管T9和晶体管T5打开，Gn也可通过晶体管T5下拉维持在低电位VL。

图6是本方案设计的GIP补偿电路的输出阶段示意图：在该阶段中(即输出阶段t4)，Q和CK1为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4和CK7为低电位VL；由于此时Q点为高电位，晶体管T4打开，Gn通过晶体管T4由CK1输出的高电位使得Gn输出高电位VH，并且通过电容C2的耦合作用，使得Q点电压上升，稳定了Gn的输出。同时由于此时晶体管T2也为打开，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端上升为VL，使得电容C3的另一端P1点通过电容耦合电位下升为VL+Vth，此时晶体管T9和晶体管T5关闭，稳定了Gn的输出L。

图7是本方案设计的GIP补偿电路的下拉输出阶段示意图：在该阶段中(即下拉输出阶段t5)，Q为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；由于此时Q点为高电位，晶体管T4打开，Gn通过晶体管T4由CK1输出的低电位使得Gn由高电位VH被下拉至低电位VL。同时由于此时晶体管T2也为打开，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端仍然为VL，使得电容C3的另一端P1仍然维持在VL+Vth。

图8是本方案设计的GIP补偿电路的下拉Q点阶段阶段示意图：在该阶段中(即下拉Q点阶段t6)，Gn+4为高电位VH，Gn-6、Gn-4、Gn-2、Gn、CK1和CK7为低电位VL；由于此时Q点为高电位，晶体管T2打开，Q通过晶体管T2由VGL信号将其从高电位VH被下拉至低电位VL。由于此时电容C3连接的CK7一端仍然为VL，使得电容C3的另一端P1仍然维持在VL+Vth。

下拉稳压阶段t7分为两个阶段，图9是本方案设计的GIP补偿电路的下拉稳压阶段一示意图：在该阶段中，CK7为高电位VH，Gn-6、Gn-4、Gn-2、Gn和CK1为低电位VL；由于此时电容C3连接的CK7一端上升为VH，使得电容C3的另一端P1上升至VH+Vth，此时晶体管T5打开，维持Gn的低电位，起到稳压作用，并且由于晶体管T5的栅极受到高频电压的驱动，容易造成Vth漂移，影响GIP补偿电路的稳定性，并且由于P1点电位为VH+Vth，使得在该阶段的晶体管T5的Vgs＝VH+Vth-VL，由于I(线性区)＝μC(W/L){(Vgs-Vth)Vds-(1/2)Vds

图10是本方案设计的GIP补偿电路的稳压阶段二示意图：在该阶段中，CK1为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4和CK7为低电位VL；由于此时CK1为高电位C1的电容耦合作用，上升至高电位VH，使得晶体管T3被打开，维持Q点被拉低至低电位VL，防止Q点受晶体管T4的寄生电容耦合CK1的高电位。

请参照图1至图11，本发明的实施例二为：

请参照图11，一种GIP补偿电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T7的栅极和晶体管T7的源极均输入高电平，控制晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、晶体管T5的漏极、电容C2的另一端、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S2、在第二时间段，控制晶体管T8的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S3、在第三时间段，控制晶体管T1的栅极和电容C3的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极、晶体管T4的漏极和电容C1的另一端均输入低电平；

S4、在第四时间段，控制晶体管T4的漏极和电容C1的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极和电容C3的另一端均输入低电平；

S5、在第五时间段，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S6、在第六时间段，控制晶体管T6的栅极输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极、电容C1的另一端和电容C3的另一端均输入低电平；

S7、在第七时间段，控制电容C3的另一端输入高电平，控制晶体管晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T4的漏极和电容C1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

还包括以下步骤：

在第八时间段，控制晶体管T4的漏极和电容C1的另一端均输入高电平，控制晶体管T7的栅极、晶体管T7的源极、晶体管T8的栅极、晶体管T1的栅极、晶体管T4的源极、电容C2的另一端、晶体管T5的漏极、晶体管T6的栅极和电容C3的另一端均输入低电平。

请参照图1，在9T3C的GIP补偿电路中，共有9个TFT和3个电容，其中，由晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，由晶体管T1和电容C2组成的输出预充部分，由晶体管T4组成的输出部分，由晶体管T2、晶体管T3、晶体管T5、晶体管T6和电容C1组成的下拉部分，共四部分组成。

图2是本方案设计的GIP补偿电路的时序图：在该时序图中，将其分割为七个时间段，即补偿预充阶段t1、补偿阶段t2、输出预充阶段t3、输出阶段t4，下拉输出阶段t5，下拉Q点阶段t6和下拉稳压阶段t7。

图3是本方案设计的GIP补偿电路的补偿预充阶段示意图(即第一时间段)：在该阶段中(即补偿预充阶段t1)，Gn-6为高电位VH，Gn-4、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；此时晶体管T7打开，电容C3的P1通过晶体管T7由低电位变为高电位V1，由于此时P1为高电位V1，晶体管T5和晶体管T9为打开，Gn被VGL下拉维持在低电位VL；电容C1的另一端由于此时CK7为低电位，故该点电位为VL。

图4是本方案设计的GIP补偿电路的补偿阶段示意图(即第二时间段)：在该阶段中(即补偿阶段t2)，Gn-4和P1为高电位VH，Gn-6、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；此时Gn通过晶体管T5维持VL电压，P1通过打开的晶体管T8和晶体管T9与VGL相接，使得P1点电位被VGL下拉，直至晶体管T9关闭，此时的P1点电位由V1降至VL+Vth，此时晶体管T5和晶体管T9关闭，此时晶体管T9的Vth被储存在电容C3上，此时的P1电位为VL+Vth，电容C3的另一端由CK7维持在VGL电位。

图5是本方案设计的GIP补偿电路的输出预充阶段示意图(即第三时间段)：在该阶段中(即输出预充阶段t3)，Gn-2和CK7为高电位VH，Gn-6、Gn-4、Gn、Gn+4和CK1为低电位VL；此时Q点通过晶体管T1由VGH充至高电位VH，由于此时Q点为高电位，晶体管T2和晶体管T4打开，Gn通过晶体管T4维持在VL，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端上升为VH，使得电容C3的另一端P1点通过电容耦合电位上升至VH+Vth，此时晶体管T9和晶体管T5打开，Gn也可通过晶体管T5下拉维持在低电位VL。

图6是本方案设计的GIP补偿电路的输出阶段示意图(即第四时间段)：在该阶段中(即输出阶段t4)，Q和CK1为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4和CK7为低电位VL；由于此时Q点为高电位，晶体管T4打开，Gn通过晶体管T4由CK1输出的高电位使得Gn输出高电位VH，并且通过电容C2的耦合作用，使得Q点电压上升，稳定了Gn的输出。同时由于此时晶体管T2也为打开，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端上升为VL，使得电容C3的另一端P1点通过电容耦合电位下升为VL+Vth，此时晶体管T9和晶体管T5关闭，稳定了Gn的输出L。

图7是本方案设计的GIP补偿电路的下拉输出阶段示意图(即第五时间段)：在该阶段中(即下拉输出阶段t5)，Q为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4、CK1和CK7为低电位VL；由于此时Q点为高电位，晶体管T4打开，Gn通过晶体管T4由CK1输出的低电位使得Gn由高电位VH被下拉至低电位VL。同时由于此时晶体管T2也为打开，P2通过打开的晶体管T2被下拉维持在VL。由于此时电容C3连接的CK7一端仍然为VL，使得电容C3的另一端P1仍然维持在VL+Vth。

图8是本方案设计的GIP补偿电路的下拉Q点阶段示意图(即第六时间段)：在该阶段中(即下拉Q点阶段t6)，Gn+4为高电位VH，Gn-6、Gn-4、Gn-2、Gn、CK1和CK7为低电位VL；由于此时Q点为高电位，晶体管T2打开，Q通过晶体管T2由VGL信号将其从高电位VH被下拉至低电位VL。由于此时电容C3连接的CK7一端仍然为VL，使得电容C3的另一端P1仍然维持在VL+Vth。

下拉稳压阶段t7分为两个阶段，图9是本方案设计的GIP补偿电路的下拉稳压阶段一示意图(即第七时间段)：在该阶段中，CK7为高电位VH，Gn-6、Gn-4、Gn-2、Gn和CK1为低电位VL；由于此时电容C3连接的CK7一端上升为VH，使得电容C3的另一端P1上升至VH+Vth，此时晶体管T5打开，维持Gn的低电位，起到稳压作用，并且由于晶体管T5的栅极受到高频电压的驱动，容易造成Vth漂移，影响GIP补偿电路的稳定性，并且由于P1点电位为VH+Vth，使得在该阶段的晶体管T5的Vgs＝VH+Vth-VL，由于I(线性区)＝μC(W/L){(Vgs-Vth)Vds-(1/2)Vds

图10是本方案设计的GIP补偿电路的稳压阶段二示意图(即第八时间段)：在该阶段中，CK1为高电位VH，Gn-6、Gn-4、Gn-2、Gn、Gn+4和CK7为低电位VL；由于此时CK1为高电位C1的电容耦合作用，上升至高电位VH，使得晶体管T3被打开，维持Q点被拉低至低电位VL，防止Q点受晶体管T4的寄生电容耦合CK1的高电位。

综上所述，本发明提供的一种GIP补偿电路及其控制方法，通过将晶体管T2的源极分别与晶体管T2的栅极、晶体管T6的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，晶体管T2的漏极分别与晶体管T3的栅极和电容C1的一端电连接，晶体管T2的源极分别与晶体管T3的源极、晶体管T9的源极和晶体管T5的源极电连接，晶体管T4的源极分别与电容C2的另一端和晶体管T5的漏极电连接，晶体管T5的栅极分别与晶体管T8的漏极、晶体管T9的栅极、晶体管T7的漏极和电容C3的一端电连接，所述晶体管T8的源极与晶体管T9的漏极电连接，晶体管T7的栅极与晶体管T7的源极电连接且晶体管T7的栅极和晶体管T7的源极均接第一栅极走线，晶体管T8的栅极接第二栅极走线，晶体管T1的栅极接第三栅极走线，晶体管T6的栅极接第四栅极走线，这样使得可以利用GIP补偿电路中的晶体管T7、晶体管T8、晶体管T9和电容C3组成的Vth补偿部分，从而解决GIP补偿电路中某些TFT的Vth偏移而造成电路的失效问题。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。