半导体结构

技术领域

本发明有关于一种半导体结构，且特别是有关于侧表面上具有导电胶的半导体结构。

背景技术

氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electronmobility transistor，HEMT)。

然而，在高电子迁移率晶体管(HEMT)元件的运作中，位于元件结构中较底层的外延层，因其本身材料特性而存有许多带负电荷的杂质，此时，若施加高电压，则这些负电荷将朝上层元件的方向被吸引上来，而影响上层元件的运作。在现有技术中，可通过将外延层下方的硅基板接地以排出杂质的负电荷、或是设置贯穿氮化镓的导通孔(through-GaN-via)以解决此问题。

虽然现有技术所制造的高电子迁移率晶体管元件可大致满足它们原先预定的用途，但其仍未在各个方面皆彻底地符合需求。发展出可进一步改善高电子迁移率晶体管元件的效能及可靠度的结构及制造方法仍为目前业界致力研究的课题之一。

发明内容

根据本发明一些实施例，提供一种半导体结构，半导体结构包含衬底、晶种层、化合物半导体层、栅极结构、源极结构及漏极结构以及导电胶。晶种层设置于衬底上。化合物半导体层设置于晶种层上。栅极结构设置于化合物半导体层上。源极结构及漏极结构设置于栅极结构的两侧。并且，导电胶设置于衬底以及引线框架之间，且导电胶延伸于衬底的侧表面上。

为让本发明的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下，其他注意事项，请参照技术领域。

附图说明

图1显示根据本发明一些实施例中，半导体结构的剖面结构示意图；

图2显示根据本发明另一些实施例中，半导体结构的剖面结构示意图；

图3显示根据本发明另一些实施例中，半导体结构的剖面结构示意图。

符号说明

100D、200D、300D 半导体结构；

200 衬底；

200s 侧表面；

200t 顶表面；

210 埋置氧化层；

210s 侧表面；

210t 顶表面；

220 晶种层；

220s 侧表面；

220t 顶表面；

230 化合物半导体层；

231 缓冲层；

231s 侧表面；

231t 顶表面；

232 沟道层；

233 阻挡层；

234 掺杂化合物半导体层；

240 第一介电层；

250 第二介电层；

300 栅极结构；

301 栅极电极；

302 栅极金属层；

400 源极结构；

401 源极电极；

402 源极接触件；

403 源极金属层；

500 漏极结构；

501 漏极电极；

502 漏极接触件；

503 漏极金属层；

600 导电胶；

700 引线框架；

701 第一导电层；

702 第二导电层；

800 隔离结构；

SB 基板。

具体实施方式

以下针对本发明实施例的半导体结构作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同态样。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似及/或对应的元件，以清楚描述本发明。然而，这些类似及/或对应的标号的使用仅为了简单清楚地叙述本发明一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。

本发明实施例可配合图式一并理解，本发明的图式亦被视为发明说明的一部分。应理解的是，本发明的图式并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。应理解的是，图式的元件或装置可以发明所属技术领域中技术人员所熟知的各种形式存在。此外实施例中可能使用相对性用语，例如“较低”或“底部”或“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。可理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”的元件。

再者，当述及一第一材料层位于一第二材料层上或的上时，可能包括第一材料层与第二材料层直接接触的情形或第一材料层与第二材料层之间可能不直接接触，亦即第一材料层与第二材料层之间可能间隔有一或更多其它材料层的情形。但若第一材料层直接位于第二材料层上时，即表示第一材料层与第二材料层直接接触的情形。

此外，应理解的是，在此，“约”或“实质上”用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。

除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。

根据本发明一些实施例，提供的半导体结构包含延伸于衬底以及埋置氧化层的侧表面上并与衬底以及埋置氧化层接触的导电胶，藉此可降低衬底的底部的电容值。根据本发明一些实施例，导电胶可进一步延伸至晶种层的侧表面上并与晶种层接触，使得晶种层可电性接地，藉此提升半导体结构的操作稳定性。此外，根据本发明一些实施例，提供的半导体结构包含衬底，但可不需要设置贯穿氮化镓的导通孔(through-GaN-via)，进而可提升半导体结构的击穿电压(breakdown voltage)，允许半导体元件应用于高电压操作。

图1显示根据本发明一些实施例中，半导体结构100D的剖面结构示意图。应理解的是，根据不同的实施例，可添加额外特征于半导体结构100D，在一些实施例中，以下所述的半导体结构100D的部分特征可以被取代或删除。

请参照图1，根据一些实施例，半导体结构100D可包含衬底200、设置于衬底200上的晶种层220、设置于晶种层220上的化合物半导体层230、设置于化合物半导体层230上的栅极结构300、设置于栅极结构300的两侧的源极结构400与漏极结构500、以及设置于衬底200以及引线框架700之间的导电胶600。

如图1所示，根据一些实施例，半导体结构100D可进一步包含埋置氧化层(buriedoxide，BOX)210，且衬底200、埋置氧化层210以及晶种层220可统称为基板SB。

在一些实施例中，衬底200可具有主动区(未绘示)以及隔离区(未绘示)。在一些实施例中，衬底200可包含陶瓷(ceramic)衬底或硅衬底。在一些实施例中，衬底200为绝缘衬底。在一些实施例中，陶瓷衬底的材料可包含氮化铝(AlN)、碳化硅(SiC)、氧化铝(Al

在一些实施例中，衬底200的厚度范围可介于约50微米至约750微米之间，例如，约200微米，但本发明不以此为限。

根据一些实施例，设置于衬底200上的埋置氧化层210可为在高温具有良好热稳定性的膜层。在一些实施例中，埋置氧化层210可包含氧化硅，例如，埋置氧化层210可为由四乙氧基硅烷(tetraethoxysilane，TEOS)所制得的氧化硅层。在一些实施例中，埋置氧化层210可为通过等离子体增强化学气相沉积(plasma-enhanced chemical vapordeposition，PECVD)制造工艺所形成的介电层，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的材料、或前述的组合。

根据一些实施例，埋置氧化层210提供较高品质的表面以利于后续将半导体结构的其它膜层形成于其表面上。在一些实施例中，所形成的埋置氧化层210的厚度范围可介于约0.5微米至约5微米之间，例如，约2微米，但本发明不以此为限。

在一些实施例中，形成于埋置氧化层210上的晶种层220的材料可包含硅、碳化硅、氮化铝、其它三五族(III-V)化合物半导体材料、其它合适的材料、或前述的组合。在一些实施例中，碳化硅可为掺杂碳化硅(例如，于碳化硅中掺杂氮或磷以形成n型半导体，或于碳化硅中掺杂铝、硼、镓或铍以形成p型半导体)。在一些实施例中，可通过外延成长制造工艺形成晶种层220，例如可通过金属有机化学气相沉积(metal organic chemical vapordeposition，MOCVD)制造工艺、氢化物气相外延(hydride vapor phase epitaxy，HVPE)制造工艺、分子束外延(molecular beam epitaxy，MBE)制造工艺、其它合适的方法、或前述的组合顺应性地(conformally)形成晶种层220于埋置氧化层210上。

在一些实施例中，所形成的晶种层220的厚度范围可介于约50纳米至约500纳米之间，例如，约300纳米，但本发明不以此为限。

在一些实施例中，化合物半导体层230为氮化镓系半导体层(GaN-based)。在一些实施例中，形成于晶种层220上的化合物半导体层230可包含设置于晶种层220上的缓冲层231、设置于缓冲层231上的沟道层232、以及设置于沟道层232上的阻挡层233。

根据一些实施例，缓冲层231可减缓后续形成于缓冲层231上方的沟道层232的应变(strain)，以防止缺陷形成于上方的沟道层232中。应变是由沟道层232与衬底200的不匹配所造成。在一些实施例中，缓冲层231的材料可包含氮化铝、氮化镓(GaN)、氮化镓铝(Al

在一些实施例中，所形成的缓冲层231的厚度范围可介于约0.3微米至约30微米之间，例如，约5微米，但本发明不以此为限。应理解的是，虽然于图1所绘示的实施例中缓冲层231为单层结构，但根据另一些实施例，缓冲层231亦可具有多层结构。

此外，在一些实施例中，二维电子气(two-dimensional electron gas，2DEG)(未绘示)可形成于沟道层232与阻挡层233之间的异质界面上。根据一些实施例，半导体结构100D是利用二维电子气(2DEG)作为导电载子的高电子迁移率晶体管(high electronmobility transistor，HEMT)。在一些实施例中，沟道层232可为氮化镓(GaN)层，而形成于沟道层232上的阻挡层233可为氮化镓铝(AlGaN)层，其中氮化镓层与氮化镓铝层可具有掺杂物(例如，n型掺杂物或p型掺杂物)或不具有掺杂物。再者，可通过外延成长制造工艺形成沟道层232与阻挡层233，例如，金属有机化学气相沉积(MOCVD)制造工艺、氢化物气相外延(HVPE)制造工艺、分子束外延(MBE)制造工艺、其它合适的方法、或前述的组合。

在一些实施例中，所形成的沟道层232的厚度可介于约5纳米至约500纳米之间，例如，约400纳米，但本发明不以此为限。在一些实施例中，所形成的阻挡层233的厚度可介于约5纳米至约30纳米之间，例如，约15纳米，但本发明不以此为限。

接着，可于化合物半导体层230(例如，阻挡层233)上形成栅极结构300，并且于栅极结构300的相对的两侧形成源极结构400以及漏极结构500，并形成内层介电层(例如，第一介电层240以及第二介电层250)于化合物半导体层230上，以形成半导体结构100D。

承前述，根据本发明一些实施例，半导体结构100可为高电子迁移率晶体管(HEMT)。在一些实施例中，栅极结构300可栅极电极301以及栅极金属层302，栅极电极301可设置于阻挡层233上，且栅极金属层302可设置于栅极电极301上并与其电性连接。在一些实施例中，栅极电极301与阻挡层233之间可选择性地(optionally)包含掺杂化合物半导体层234，其细节将于后文进一步说明。

在一些实施例中，源极结构400可包含彼此电性连接的源极电极401、源极接触件402以及源极金属层403，而漏极结构500可包含彼此电性连接的漏极电极501、漏极接触件502以及漏极金属层503。在一些实施例中，位于栅极电极301的两侧的源极电极401以及漏极电极501均穿过阻挡层233而与沟道层232接触。

在一些实施例中，源极金属层403以及漏极金属层503可与引线框架(lead frame)700电性连接。在一些实施例中，引线框架700可为封装半导体结构100D所使用的封装金属框架，其材料可包含铜(Cu)、铁镍(NiFe)、铅(lead)、锡(tin)、金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、不锈钢框架、其它合适的材料、或前述的组合。在一些实施例中，引线框架700可包含第一导电层701以及第二导电层702，第一导电层701以及第二导电层702可为引线框架700中任一合适的导电元件。

详细而言，在一些实施例中，源极金属层403可与引线框架700中的第一导电层701电性连接，漏极金属层503可与引线框架700中的第二导电层702电性连接。换言之，在一些实施例中，源极结构400可与第一导电层701电性连接，漏极结构500可与第二导电层702电性连接。此外，在一些实施例中，第一导电层701可为电性接地(electrical grounding)。

此外，应理解的是，图式中示意性地以线段连接源极金属层403与第一导电层701、以及漏极金属层503与第二导电层702表示它们之间电性连接关系，但并不表示它们之间必须以导线进行连接，且根据本发明实施例，前述元件的位置配置关系亦不局限于图式中所绘示者。

在一些实施例中，栅极电极301的材料可包含导电材料，例如，金属、金属氮化物或半导体材料。在一些实施例中，金属可包含金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、其它合适的导电材料、或前述的组合。在一些实施例中，半导体材料可包含多晶硅或多晶锗。在一些实施例中，可通过例如化学气相沉积(chemical vapor deposition，CVD)制造工艺、溅镀(sputtering)制造工艺、电阻加热蒸发制造工艺、电子束蒸发制造工艺、或其它合适的方式形成前述导电材料于阻挡层233上，再通过图案化制造工艺来形成栅极电极301。

根据一些实施例，在形成栅极电极301之前，可先形成掺杂化合物半导体层234于阻挡层233上，接续再将栅极电极301形成在掺杂化合物半导体层234上。通过设置掺杂化合物半导体层234于栅极电极301与阻挡层233之间可抑制栅极电极301下方的二维电子气(2DEG)产生，以达成半导体结构100D的常关状态。在一些实施例中，掺杂化合物半导体层234的材料可包含p型掺杂或n型掺杂的氮化镓(GaN)。在一些实施例中，可通过外延成长制造工艺于阻挡层233上沉积掺杂化合物半导体材料并对其执行图案化制造工艺，以形成掺杂化合物半导体层234，其对应于预定形成栅极电极301的位置。

在一些实施例中，所形成的掺杂化合物半导体层234的厚度可介于约50纳米至约250纳米之间，例如，约80纳米，但本发明不以此为限。

在一些实施例中，形成于栅极电极301的两侧的源极电极401与漏极电极501的材料与栅极电极301的材料相似，于此便不再赘述。

在一些实施例中，可通过沉积制造工艺以及图案化制造工艺形成栅极金属层302、源极接触件402、源极金属层403、漏极接触件502以及漏极金属层503。再者，栅极金属层302、源极接触件402、源极金属层403、漏极接触件502以及漏极金属层503的材料包含导电材料。例如，在一些实施例中，导电材料可包含铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、硅化镍(nickel silicide，NiSi)、硅化钴(cobalt silicide，CoSi)、碳化钽(tantulum carbide，TaC)、硅氮化钽(tantulum silicide nitride，TaSiN)、碳氮化钽(tantalum carbide nitride，TaCN)、铝化钛(titanium aluminide，TiAl)、铝氮化钛(titanium aluminide nitride，TiAlN)、金属氧化物、金属合金、其它适合的导电材料、或前述的组合。

根据一些实施例，如图1所示，栅极电极301埋置于第一介电层240中，而栅极金属层302埋置于第一介电层240与第二介电层250中。在一些实施例中，源极电极401可穿过阻挡层233与沟道层232接触，源极接触件402可穿过第一介电层240以及第二介电层250与源极电极401接触，源极金属层403可设置于第一介电层240以及第二介电层250上，且与源极接触件402电性连接。在一些实施例中，漏极电极501可穿过阻挡层233与沟道层232接触，漏极接触件502可穿过第一介电层240以及第二介电层250与漏极电极501接触，漏极金属层503可设置于第一介电层240以及第二介电层250上，且与漏极接触件502电性连接。

在一些实施例中，第一介电层240以及第二介电层250可分别包含一或多种单层或多层介电材料，例如，氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、低介电常数介电材料、其它合适的介电材料、或前述的组合。低介电常数介电材料可包含氟化石英玻璃(fluorinated silica glass，FSG)、氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)或聚酰亚胺(polyimide)。举例而言，在一些实施例中，可通过旋转涂布(spin coating)制造工艺、化学气相沉积(CVD)制造工艺、物理气相沉积(physical vapor deposition，PVD)制造工艺、原子层沉积(atomiclayer deposition，ALD)制造工艺、高密度等离子体化学气相沉积(high density plasmaCVD，HDPCVD)制造工艺、其它合适的方法、或前述的组合，将前述介电材料沉积于化合物半导体层230(例如，阻挡层233)上以形成第一介电层240与第二介电层250。

在一些实施例中，所形成的第一介电层240的厚度范围可介于约2纳米至约500纳米之间，例如，约300纳米，但本发明不以此为限。在一些实施例中，所形成的第二介电层250的厚度范围可介于约2纳米至约500纳米之间，例如，约300纳米，但本发明不以此为限。

如图1所示，导电胶600设置于衬底200以及引线框架700之间，且导电胶600延伸于衬底200的侧表面200s以及埋置氧化层210的侧表面210s上。在一些实施例中，导电胶600与引线框架700的第一导电层701、衬底200以及埋置氧化层210接触。值得注意的是，根据一些实施例，由于引线框架700的第一导电层701为电性接地，因此，导电胶600可将衬底200以及埋置氧化层210中累积的电荷导引至引线框架700进行接地，藉此可降低晶种层220与引线框架700之间的电容值。

在一些实施例中，导电胶600可部分地覆盖或完整地覆盖衬底200的侧表面200s。在一些实施例中，导电胶600可部分地覆盖或完整地覆盖埋置氧化层210的侧表面210s。在一些实施例中，导电胶600的高度可低于衬底200的顶表面200t的高度。在一些实施例中，导电胶600的高度可高于衬底200的顶表面200t的高度，且低于埋置氧化层210的顶表面210t的高度。在另一些实施例中，导电胶600的高度可与埋置氧化层210的顶表面210t的高度实质上相同，亦即，导电胶600与埋置氧化层210实质上齐平。

应理解的是，虽然于图1所绘示的实施例中导电胶600延伸设置于衬底200以及埋置氧化层210的两侧表面上，但根据一些实施例，导电胶600可部分地或完整地设置于衬底200以及埋置氧化层210的单一侧表面上，或是可根据需求，将导电胶600设置于合适数量的衬底200以及埋置氧化层210的侧表面上。具体而言，根据一些实施例，半导体结构100D例如具有4个侧表面，则导电胶600可设置于衬底200以及埋置氧化层210的1个、2个、3个或4个侧表面上。在一些实施例中，衬底200以及埋置氧化层210可完整地被导电胶600环绕且包围。

在一些实施例中，导电胶600的材料可包含高分子基质以及分散于高分子基质中的导电粒子。在一些实施例中，高分子基质可包含丙烯酸树脂例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、环氧(epoxy)树脂、硅胶、马来酸酐、其它合适的基质材料、或前述的组合。在一些实施例中，导电粒子的材料可包含银(Ag)、铜(Cu)、金(Au)、铝(Al)、镍(Ni)、碳(C)、其它合适的导电材料、或前述的组合。举例而言，在一些实施例中，可通过涂布制造工艺、印刷制造工艺、或其它合适的方法形成导电胶600。

接着，请参照图2，图2显示根据本发明另一些实施例中，半导体结构200D的剖面结构示意图。应理解的是，后文中与前文相同或相似的组件或元件将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分于后文中将不再赘述。

如图2所示，根据一些实施例，导电胶600可进一步延伸于晶种层220的侧表面220s上。换言之，在一些实施例中，导电胶600与引线框架700的第一导电层701、衬底200、埋置氧化层210以及晶种层220接触。在一些实施例中，晶种层220可通过导电胶600与引线框架700的第一导电层701电性连接。值得注意的是，根据一些实施例，由于引线框架700的第一导电层701为电性接地，因此，导电胶600可将晶种层220中累积的电荷导引至引线框架700进行接地，藉此可降低晶种层220与引线框架700之间的电容值，并可提升半导体结构200D的操作稳定性。此外，前述配置亦可减少晶种层220中的横向漏电流产生，并改善半导体结构200D的散热效果。

在一些实施例中，导电胶600可部分地覆盖或完整地覆盖晶种层220的侧表面220s。在一些实施例中，导电胶600的高度可高于埋置氧化层210的顶表面210t的高度，且低于晶种层220的顶表面220t的高度。在另一些实施例中，导电胶600的高度可与晶种层220的顶表面220t的高度实质上相同，亦即，导电胶600与晶种层220实质上齐平。

再者，如同前述，根据一些实施例，导电胶600可部分地或完整地设置于晶种层220的单一侧表面上，或是可根据需求，设置于晶种层220的合适数量的侧表面上。在一些实施例中，晶种层220可完整地被导电胶600环绕且包围。

接着，请参照图3，图3显示根据本发明另一些实施例中，半导体结构300D的剖面结构示意图。如图3所示，根据一些实施例，导电胶600可进一步延伸于化合物半导体层230的侧表面上，亦即，缓冲层231、沟道层232或阻挡层233的侧表面上。导电胶600与化合物半导体层230的侧表面230S之间具有隔离结构800，举例而言，隔离结构800至少位于化合物半导体层230相对两侧。例如，如图3所示，导电胶600可延伸于缓冲层231的侧表面231s上。于较佳实施例中，导电胶600与缓冲层231的侧表面231s之间具有隔离结构800，举例而言，隔离结构800至少位于缓冲层231相对两侧。隔离结构800例如施加外部能量破坏缓冲层231、沟道层232或阻挡层233、注入非导体元素于缓冲层231、沟道层232或阻挡层233、或填入绝缘材料于缓冲层231、沟道层232或阻挡层233，以避免化合物半导体层230侧向漏电。换言之，在一些实施例中，导电胶600与引线框架700的第一导电层701、衬底200、埋置氧化层210、晶种层220以及化合物半导体层230接触。在一些实施例中，化合物半导体层230可通过导电胶600与引线框架700的第一导电层701电性连接。值得注意的是，根据一些实施例，由于引线框架700的第一导电层701为电性接地，因此，导电胶600可将化合物半导体层230中累积的电荷导引至引线框架700进行接地，提升半导体结构300D的操作稳定性。此外，前述配置亦可减少化合物半导体层230中的横向漏电流产生，并改善半导体结构300D的散热效果。

在一些实施例中，导电胶600可部分地覆盖或完整地覆盖化合物半导体层230的缓冲层231的侧表面231s。在一些实施例中，导电胶600的高度可高于晶种层220的顶表面220t的高度，且低于缓冲层231的顶表面231t的高度。在另一些实施例中，导电胶600的高度可与缓冲层231的顶表面231t的高度实质上相同，亦即，导电胶600与缓冲层231实质上齐平。

再者，如同前述，根据一些实施例，导电胶600可部分地或完整地设置于缓冲层231的单一侧表面上，或是可根据需求，设置于缓冲层231的合适数量的侧表面上。在一些实施例中，缓冲层231可完整地被导电胶600环绕且包围。

综上所述，本发明实施例提供的半导体结构包含延伸于其侧表面(衬底、埋置氧化层、及/或晶种层、及/或化合物半导体层的侧表面)上并与侧表面接触的导电胶，藉此可降低衬底的底部的电容值，并且使得晶种层可电性接地，藉此提升半导体结构的操作稳定性。此外，根据本发明一些实施例，提供的半导体结构包含衬底，但可不需要设置贯穿化合物半导体层的导通孔，亦即，可不采用基板正面(front side)电性接地，仍可采用基板背面(backside)电性接地，藉此提升半导体结构的击穿电压(breakdown voltage)，并且减少横向漏电流产生的风险。

虽然本发明的实施例已揭露如上，但应该了解的是，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中技术人员可从本发明揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。本发明的保护范围当视权利要求范围所界定者为准。