半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子装置。通常通过以下步骤制造半导体器件：在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各种材料层以在其上形成电路组件和元件。

半导体行业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定的区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。

双极结晶体管(BJT)包括基极、集电极和发射极。BJT由两个背对背放置的p-n结形成，两个结共用其中一个区域。该布置形成PNP或NPN双极结晶体管。在BJT中，流过发射极和集电极的电流由基极和发射极两端的电压控制。随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，已经实现了各种技术来改善BJT器件性能。

发明内容

本发明的实施例提供了一种半导体器件，包括：第一组鳍，具有掺杂有p型掺杂剂的第一基极区域，双极结晶体管(BJT)的发射极设置在所述第一组鳍上方；第二组鳍，具有掺杂有n型掺杂剂的第二基极区域，所述第二基极区域与所述第一基极区域接触，所述双极结晶体管的基极设置在所述第二组鳍上方；第三组鳍，具有掺杂有p型掺杂剂的第三基极区域，所述双极结晶体管的集电极设置在所述第三组鳍上方；第一栅极结构，设置在与所述发射极相邻的所述第一组鳍上方；第二栅极结构，设置在与所述基极相邻的所述第二组鳍上方；以及第三栅极结构，设置在与所述集电极相邻的所述第三组鳍上方，其中，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构物理和电隔离。

本发明的另一实施例提供了一种半导体器件，包括：第一鳍、第二鳍和第三鳍，从衬底突出，所述第一鳍和所述第三鳍具有第一导电性，所述第二鳍具有与所述第一导电性相反的第二导电性，所述第一鳍、所述第二鳍和所述第三鳍彼此平行；栅极结构，设置在所述第一鳍、所述第二鳍和所述第三鳍上方并且沿着所述第一鳍、所述第二鳍和所述第三鳍的侧壁；双极结晶体管(BJT)的发射极，设置在所述第一鳍上方的所述栅极结构的相对侧上；所述双极结晶体管的基极，设置在所述第二鳍上方的所述栅极结构的相对侧上；所述双极结晶体管的集电极，设置在所述第三鳍上方的所述栅极结构的相对侧上；绝缘材料，完全环绕设置在所述第一鳍上方的所述栅极结构的第一部分、设置在所述第二鳍上方的所述栅极结构的第二部分以及设置在所述第三鳍上方的所述栅极结构的第三部分。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：图案化半导体衬底的第一掺杂阱以形成第一鳍，图案化所述半导体衬底的第二掺杂阱以形成第二鳍，以及图案化所述半导体衬底的第三掺杂阱以形成第三鳍；在所述第一鳍、所述第二鳍和所述第三鳍上方并且沿着所述第一鳍、所述第二鳍和所述第三鳍的侧壁形成栅极结构；在所述栅极结构的相对侧上的所述第一鳍上方外延生长双极结晶体管(BJT)的第一外延件，在所述栅极结构的相对侧上的所述第二鳍上方外延生长所述双极结晶体管的第二外延件以及在所述栅极结构的相对侧上的所述第三鳍上方外延生长所述双极结晶体管的第三外延件，所述第一外延件和所述第三外延件具有第一导电性，所述第二外延件具有与所述第一导电性相反的第二导电性，其中，所述栅极结构具有第一部分、第二部分和第三部分，所述第一部分、所述第二部分和所述第三部分彼此电隔离，所述第一部分位于所述第一鳍上方，所述第二部分位于所述第二鳍上方，所述第三部分位于所述第三鳍上方。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的双极晶体管器件的顶视图。

图2示出了根据一些实施例的双极晶体管器件的立体图。

图3a和图3b示出了根据一些实施例的双极晶体管的电路图。

图4至图40示出了根据一些实施例的双极晶体管的制造中的中间阶段的各种视图。

图41示出了根据一些实施例的双极晶体管器件的顶视图。

具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。

实施例提供了使用FinFET工艺由FinFET晶体管形成的BJT。可以将一系列p型FinFET晶体管结合在一起以形成BJT集电极端子，可以将一系列n型FinFET晶体管结合在一起以形成BJT基极端子，并且可以将一系列p型FinFET晶体管结合在一起以形成BJT发射极端子。这些系列的FinFET晶体管中的每个的源极/漏极都可以电耦合在一起，也可以电耦合至FinFET晶体管的栅电极。当通过衬底彼此适当接触时，形成横向BJT晶体管。例如，在这种情况下，BJT晶体管是PNP BJT晶体管。FinFET晶体管的栅极结构可以包括多晶硅栅极结构或金属栅极结构。在BJT的形成中，栅极结构可以跨越端子并且在随后的工艺中被切割，跨越某些端子并且在随后的工艺中被切割，或者可以形成为跨越每个单独的端子。为了提高BJT的性能，实施例将发射极端子上方的栅极结构与基极端子上方的栅极结构分隔开。实施例还扩展了BJT的表面积，以在这些栅极结构之间提供适当的间隔，以避免或减少从一个栅极结构到下一栅极结构的泄漏。通过分隔开栅极结构，可以看到基极-发射极电压(ΔV

根据一些实施例，图1提供了在制造的中间阶段之后的BJT 100的顶视图。例如，图1可以看作是下面关于图14描述的工艺之后的顶视图。BJT 100包括BJT 12和BJT 14，其中BJT 12是包括发射极端子206、基极端子208和集电极端子212的第一横向BJT，而BJT 14是包括发射极端子206、基极端子210和和集电极端子214的第二横向BJT。在图1中，BJT 100的有源区由长度L1和宽度W1限定。BJT 100的总长度L1可以在约3μm和约5μm之间，诸如约3.6μm，但是可以预期其他值。可以选择长度L1以驱动衬底中的寄生BJT(如下所述)和横向BJT(例如，BJT 12和BJT 14)之间的失配。宽度W1可以在约1.5μm和3.5μm之间，诸如约2.5μm，但是可以预期其他值。

BJT 100可以理解为两个单独的BJT，BJT 12和BJT 14，它们共享公共的发射极端子206，如图3a中的电路图所示。然而，在一些实施例中，BJT 12的基极端子208和BJT 14的基极端子210可以例如在金属化层中耦合在一起以将端子结合在一起。同样，BJT 12的集电极端子212和BJT 14的集电极端子214可以例如在金属化层中耦合在一起以将端子结合在一起。当BJT 12和BJT 14结合在一起时，如图3b中的电路图所示，则它们可以有效地用作具有约2×L1的长度的单个BJT 100。

在有源区中，栅极结构310、320、330、340和350位于衬底上方的鳍或半导体条(分别为鳍212、208、206、210和214)上方。特别地，在图1中标记了四行栅极结构，即行a、b、c和d，然而，应当理解，可以包括附加行。例如，在一些实施例中，单个BJT可以使用设置在相应的鳍212、208、206、210和214上方的15到40行栅极。在一些实施例中，单个BJT可以使用20到30行之间、1到15之间或40至55行的栅极；其他实施例可以使用多于55行的栅极。在每个栅极结构310、320、330、340和350之间是相应的外延集电极区域82、外延基极区域84、外延发射极区域86、外延基极区域84和外延集电极区域82。这些外延区域类似于FinFET晶体管的源极/漏极区域，并且电耦合在一起以形成相关的BJT端子。

在有源区之外的无源区中，浅沟槽隔离区域(STI)240围绕有源区。STI 240也在鳍212、208、206、210和214之间延伸，并且在下面进一步详细描述。无源区中的无源栅极360可以是伪栅极、多晶硅栅极或金属栅极。在栅极是金属栅极或多晶硅栅极的情况下，没有金属化到达无源栅极360并且它们电浮动。

作为参考点，在图1中标出了衬底的掺杂阱区域。p阱106掺杂有p型掺杂剂，并且对应于BJT 100的公共发射极端子(与BJT 12和BJT 14相同)。n阱108和110掺杂有n型掺杂剂并且对应于BJT 100的基极端子。p阱112和114掺杂有p型掺杂剂并且对应于BJT 100的集电极端子。鳍212、208、206、210和214由这些掺杂的阱区域形成(如将在下面的其他图中更详细地示出和描述的)。

通常，除非另有说明，否则图1中的相似参考标号用于指代其他附图中的相似参考标号。相同的参考标号可以在中间工艺中使用，使得指代的项目可以在工艺之间变化，即使其参考标号可能不变。

图1还示出了鳍208上方的栅极结构320与鳍206上方的栅极结构330横向分隔开一定距离，即宽度W2。实施例提供了从栅极结构330至栅极结构330(以及从栅极结构330至栅极结构340)的端对端距离可以在约100nm与约400nm之间，诸如约150nm。W2的最小宽度应至少为100nm至约120nm，诸如约110nm，以减少泄漏并且维持设计约束。栅极结构320与栅极结构310之间(以及栅极结构340与栅极结构350之间)的宽度W3可以在约200nm与约500nm之间，诸如约250nm。

BJT 100的局部部分由虚线框10限定，为简单起见，可以将其称为器件10或BJT10。BJT100的局部部分用于在下图中所示的截面图和立体图。应当理解，BJT 10的这些视图可以用于表示与本文所讨论的那些实施例一致的任何实施例。

图1还示出了将在以下附图中提及的横截面。这些横截面标记在每个图上。横截面A-A沿着栅极310a、320a、330a、340a和350a的纵轴(其中310a例如表示行a中的栅极310)并且在例如与鳍206、208、210、212和214的方向垂直的方向上。横截面B-B平行于横截面AA，并且延伸穿过外延集电极区域82、外延基极区域84和外延发射极区域86。横截面C-C垂直于横截面A-A并且沿着鳍206的纵轴。横截面D-D平行于横截面C-C，并且沿着STI 240在外延基极区域84和外延发射极区域86之间延伸。

图2示出了BJT 10的立体图(图1的BJT 100的局部部分)。图2还提供了以下各图(图10至图11、图15至图26、图28至图40)中提及的横截面。图2显示了以上简要讨论的阱-n阱108和110以及p阱106、112和114。另外，图2示出了深n阱104。图2还示出了STI 240和鳍206、208、210、212和214。示出了行a、b、c和d中的栅极结构310、320、330、340和350以及各个相应的外延集电极区域82、外延基极区域84、外延发射极区域86、外延基极区域84和外延集电极区域82。

本发明描述了根据实施例的BJT的制造工艺。在本发明的某些实施例中，可以在体硅衬底上形成BJT。而且，BJT可以形成在绝缘体上硅(SOI)衬底或作为替换物的绝缘体上锗(GOI)衬底上。而且，根据实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。实施例不限于此上下文。

图3a示出了根据一些实施例的BJT 100的电路图的一部分，包括具有公共发射极的一对p型BJT。BJT 12通过其发射极耦合至BJT 14。每个BJT的基极信号和集电极信号可以在电路中的其他地方耦合。图3b示出了另一实施例中的BJT 100的电路图的一部分，对于具有公共发射极、公共基极和公共集电极的一对p型BJT，将这对BJT有效地组合成单个BJT器件。尽管下面进一步详细描述的所示实施例形成一对发射极结合的BJT，但是可以使用并且可以预期其他布置。

图4至图40是根据一些实施例的用于形成BJT 10的工艺的中间步骤的各种视图。图4至图9、图12至图14和27是立体图，并且图10至图11、图15至图26和图28至图40是截面图。尽管下面的描述对应于用于p型BJT(PNP BJT或pBJT)的特定布置的形成，但是应当理解，下面的工艺可以用于形成所描述的布置的变型，同时仍然保持在实施例的范围内。例如，可以根据需要调整更多或更少的栅极结构、更多或更少的鳍、长度或宽度、间距、极性(类型)和掺杂剂的浓度等。

在图4中，提供了半导体衬底102。图4中的图示表示半导体衬底102的一部分。在一些实施例中，半导体衬底102包括晶体硅衬底(例如，晶圆)。半导体衬底102可以是p型衬底，即，半导体衬底102可以掺杂有p型掺杂剂(也称为杂质)。半导体衬底102还可以包括附加掺杂阱，附加掺杂阱根据设计要求被n型或p型掺杂剂掺杂，形成包括n型掺杂阱和p型掺杂阱的阱区域。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底102的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或它们的组合。

n阱104是深n阱。例如，n阱104掺杂有n型掺杂剂，并且位于衬底102中形成的其他阱下方。n阱104还在衬底102的表面处跨越衬底102中形成的其他阱的底侧。可以通过掩蔽衬底102的将不被注入的区域并执行n型杂质的深注入来形成n阱104。n型杂质可以包括磷、砷、锑等或它们的组合，其注入到n阱104区域中的浓度等于或小于10

p阱106掺杂有p型掺杂剂，并且形成为横跨所示衬底102的中心部分的宽度。n阱108和n阱110形成在p阱106的两侧。p阱112和p阱114分别形成在n阱108和n阱110的任一侧。p阱106将用作在器件10中形成的一对BJT的耦合发射极(见图3a)。在一些实施例中，该对BJT的集电极和基极也可以耦合在一起以有效地形成单个BJT(见图3b)。n阱108和n阱110将用作该对BJT中的每个的相应的基极，并且p阱112和p阱114将用作该对BJT中的每个的相应的集电极。

可以使用光刻胶或其他掩模(未示出)来实现在不同阱类型中的掺杂剂的注入。例如，可以在衬底102上方形成光刻胶。图案化光刻胶以暴露衬底102的p阱106、p阱112和p阱114。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，便在p阱106、p阱112和p阱114中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入到n阱108和n阱110中。p型杂质可以是硼、氟化硼、铟等，在该区域中注入至等于或小于10

在注入p阱106、p阱112和p阱114之后，在衬底102上方形成光刻胶。图案化光刻胶以暴露衬底102的n阱108和n阱110。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就可以在n阱108和n阱110中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到p阱106、p阱112和p阱114中。n型杂质可以是磷、砷、锑等，在该区域中注入至等于或小于10

在p阱106、n阱108、n阱110、p阱112和p阱114的注入之后，可以执行退火以修复注入损伤并且激活注入的p型和n型杂质。

在图5中，在半导体衬底102的p阱106、n阱108、n阱110、p阱112和p阱114上方依次形成衬垫层120和掩模层125。衬垫层120a可以是例如通过热氧化工艺形成的氧化硅薄膜。衬垫层120可以用作半导体衬底102与掩模层125之间的粘附层。衬垫层120还可以用作用于蚀刻掩模层125的蚀刻停止层。例如，掩模层125可以是通过低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成的氮化硅层。掩模层125可以在随后的蚀刻工艺期间用作硬掩模。

在图6中，可以使用光刻技术图案化掩模层125。可以基于掩模层125的图案，使用掩模层作为蚀刻掩模来蚀刻衬垫层120，从而暴露半导体衬底102的p阱106、n阱108、n阱110、p阱112和p阱114的上表面。然后蚀刻未被掩模层125覆盖的p阱106、n阱108、n阱110、p阱112和p阱114的上表面，以在由p阱106形成的鳍206之间、由n阱108形成的鳍208之间、由n阱110形成的鳍210之间、由p阱112形成的鳍212之间以及由p阱114形成的鳍214之间形成沟槽。鳍和沟槽的数量可以根据设计而变化。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。还可以限定有源区域，诸如以上关于图1所描述的，蚀刻衬底以形成鳍206、208、210、212和214的端部。在一些实施例中，可以首先形成鳍206、208、210、212和214，然后在随后的工艺中切割成期望的长度(例如，长度L1)。

可以通过任何合适的方法来图案化鳍206、208、210、212和214。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单次直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其他层)可以保留在鳍上。

半导体条或鳍206、208、210、212和214的高度可以在约100nm至约150nm之间，但是可以使用并且可以预期其他值。鳍206、208、210、212和214的鳍之间的节距可以在约20nm至约36nm之间。每个鳍在其最窄的横截面上的宽度可以在约5nm至12nm之间。一个鳍侧壁与相邻鳍的侧壁之间的间距可以在10nm至30nm之间。可以预期其他尺寸，并且可以将其用于鳍。

在图7中，绝缘材料230形成在鳍206、208、210、212和214上方，并且填充鳍206、208、210、212和214之间的沟槽。绝缘材料230可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如在远程等离子体系统中进行基于CVD的材料沉积，并进行后固化以使其转变为另一种材料(例如氧化物))等或它们的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料230是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料230，就可以执行退火工艺。在实施例中，形成绝缘材料230，使得多余的绝缘材料230覆盖鳍206、208、210、212和214。尽管将绝缘材料230示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底102和鳍206、208、210、212和214的表面形成衬里(未示出)。此后，可以在衬里上方形成诸如以上讨论的填充材料。

在图8中，去除工艺被应用于绝缘材料230以去除鳍206、208、210、212和214上方的多余的绝缘材料230。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀刻工艺、其组合等。平坦化工艺暴露鳍206、208、210、212和214，使得鳍206、208、210、212和214以及绝缘材料230的顶面在平坦化工艺完成之后是齐平的。在掩模保留在鳍206、208、210、212和214上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在完成平坦化工艺之后，掩模或鳍206、208、210、212和214以及绝缘材料230的顶面是齐平的。

在图9中，使绝缘材料230(图6)凹进以形成浅沟槽隔离(STI)区域240。使绝缘材料230凹进，使得鳍206、208、210、212和214的上部从相邻的STI区域240之间突出。此外，STI区域240的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域240的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使STI区域240凹进，诸如对绝缘材料230的材料具有选择性的蚀刻工艺(例如，以比鳍206、208、210、212和214的材料更快的速率蚀刻绝缘材料230的材料)。例如，可以使用使用例如稀氢氟酸(dHF)的氧化物去除。

关于图4至图9描述的工艺仅仅是如何形成鳍206、208、210，212和214的一个示例。在一些实施例中，鳍206、208、210、212和214可以通过外延生长工艺形成。例如，可以在衬底102的顶面上方形成介电层，并且可以穿过该介电层蚀刻沟槽以暴露出下面的衬底102。可以在该沟槽中外延生长同质外延结构，并且可以使该介电层凹进，使得同质外延结构从介电层突出以形成鳍206、208、210、212和214。另外，在一些实施例中，异质外延结构可以用于鳍206、208、210、212和214。例如，可以使图6中的鳍206、208、210、212和214凹进，并且可以在凹进的鳍206、208、210、212和214上方外延生长不同于鳍206、208、210、212和214的材料。在这样的实施例中，鳍206、208、210、212和214包括凹进的材料以及设置在凹进的材料上方的外延生长的材料。在另一个实施例中，可以在衬底102的顶面上方形成介电层，并且可以穿过该介电层蚀刻沟槽。然后可以使用与衬底102不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，使得异质外延结构从介电层突出以形成鳍206、208、210、212和214。在外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以消除之前和之后的注入，但是原位和注入掺杂可以一起使用。

此外，在n阱108和n阱110中外延生长与p阱106、p阱112和p阱114中的材料不同的材料可能是有利的。在各个实施例中，鳍206、208、210、212和214的上部可以由硅锗(Si

在一些实施例中，外延鳍206、208、210、212和214的生长材料可以在生长期间被原位掺杂，这可以消除注入，但是原位和注入掺杂可以一起使用。

不管用于形成鳍206、208、210、212和214的工艺如何，在一些实施例中，可以在单独的工艺中进一步掺杂鳍206、208、210、212和214以增加鳍206、208、210、212和214中的掺杂剂浓度。在一些实施例中，鳍206、208、210、212和214的上部可以适当地被掺杂到其他p型或n型杂质的约10

在图10中，根据一些实施例，示出了沿着鳍206之一的截面图(见图9，线C-C)。在鳍206、208、210、212和214上形成栅极介电层60。栅极介电层60可以是例如氧化硅、氮化硅、氮氧化硅、高k电介质、它们的组合等，并且可以根据可接受的技术沉积或热生长。用于高k电介质的金属氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或其混合物。在一个实施例中，栅极介电层60是高k介电层，其厚度在约0.2nm至50nm的范围内。可以通过诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化或UV-臭氧氧化的适当工艺来形成栅极介电层60。

在栅极介电层60上方形成栅极层62，并且在栅极层62上方形成掩模层64。栅极层62可以沉积在介电层60上方，然后诸如通过CMP平坦化。掩模层64可以沉积在栅极层62上方。栅极层62可以是导电或非导电材料，并且可以选自包括非晶硅、多晶体硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积所选材料的其他技术来沉积栅极层62。在一些实施例中，栅极层62可以是伪栅极层，其随后在替换栅极周期中被替换。栅极层62可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。

掩模层64可以包括例如氮化硅、氮氧化硅等。在一些实施例中，可以沉积栅极介电层60，使得栅极介电层60覆盖STI区域240，在栅极层62和STI区域240之间延伸。

在图11中，可以使用可接受的光刻和蚀刻技术来图案化掩模层64(参见图10)以形成掩模74。然后可以将掩模74的图案转移至栅极层62以形成栅电极72。在一些实施例中，掩模74的图案也可以被转移到栅极介电层60。栅电极72覆盖鳍206、208、210、212和214的相应的沟道区域。掩模74的图案可以将每个栅电极72与相邻的栅电极物理地分隔开，从而形成栅极330a、330b、330c和330d。相似的栅极也同时形成(见图12)。栅电极72还可以具有基本垂直于相应鳍206、208、210、212和214的纵向的纵向。

栅极310a-d、320a-d、330a-d、340a-d和350a-d在随后形成的外延端子区域之间提供分隔(见图14)。通过使用栅极310a-d、320a-d、330a-d、340a-d和350a-d的分隔，提高外延区域的质量和一致性。栅极310a-d、320a-d、330a-d、340a-d和350a-d的形成还允许使用相同的工艺在形成另一器件的同时形成这些栅极，该另一器件不是管芯的另一区域中的BJT。例如，在形成器件10时，在栅极的任一侧上形成的源极/漏极外延将结合在一起，然而，在同一管芯上的另一器件中，这些源极/漏极区可以保持分隔开并耦合至电隔离信号，例如在形成金属氧化物场效应晶体管(MOSFET)等时。

在另一实施例中，每行中的栅极(见图12)可以全部形成为一个连接的栅极。例如，栅极310a、320a、330a、340a和350a可以是在所有鳍206、208、210、212和214上方延伸的单个栅极结构。在另一实施例中，每行中的栅极(参见图12)可以全部形成为连接的栅极和分隔开的栅极的组合。例如，栅极320a、330a和340a可以形成为在所有鳍206、208和210上方延伸的单个栅极结构，而栅极310a和350a可以形成为如图12所示的单独的栅极。在这些实施例中，可以在下面关于图27至图28描述的栅极切割工艺中将栅极分隔开。

进一步在图11中，可以在栅电极72、掩模74和/或鳍206、208、210、212和214的暴露表面上形成栅密封间隔件76。热氧化或沉积和随后的各向异性蚀刻可以形成栅极密封间隔件76。栅极密封间隔件76可以由氧化硅、氮化硅、氮氧化硅等形成。

进一步在图11中，沿着栅电极72和掩模74的侧壁在栅极密封间隔件76上形成栅极间隔件78。可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件78。栅极间隔件78的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、它们的组合等。

图12提供了立体图，示出了形成在鳍206、208、210、212和214的相应组上方的单独的栅极310a-d、320a-d、330a-d、340a-d和350a-d。图12示出了栅极310、320、330、340和350的行a至d。然而，应当理解，可以包括附加行。例如，在一些实施例中，单个BJT可以使用设置在相应的鳍206、208、210、212和214上方的15到40行之间的栅极。在一些实施例中，单个BJT可以使用20至30行之间、1至15行之间或40至55行之间的栅极；其他实施例可以使用多于55行的栅极。

一些设计可以将发射器和基极信号上方的栅极(例如，对应于鳍206、208和210)提供为一个连续的栅极，使得例如将栅极320a、330a和340a形成为一个结构。然而，将基极上方的栅极320a与BJT的发射极上方的栅极330a分隔开可以改善电压响应。而且，在基极栅极和发射极栅极(例如，栅极320a和栅极330a)的栅极端部之间提供最小距离减少泄漏并且还改善电压响应。这些距离将在下面关于图15进行更详细的讨论。

在图13中，在行a至d中的栅极结构之间的鳍206、208、210、212和214中形成凹槽。可以通过蚀刻鳍206、208、210、212和214来形成凹槽。在一些实施例中，可以蚀刻鳍206、208、210、212和214，使得鳍206、208、210、212、214的上表面在刻蚀之后位于STI 240的上表面之下(如图所示)。在其他实施例中，可以蚀刻鳍206、208、210、212和214，使得鳍206、208、210、212和214的上表面在蚀刻之后仍从STI 240的上表面突出。在凹进期间，行a至d中的栅极310、320、330、340和350保护鳍206、208、210、212和214的部分，形成沟道区域206a-d、208a-d、210a-d、212a-d和214a-d。这些沟道区域206a-d、208a-d、210a-d、212a-d和214a-d提供栅极与BJT集电极、发射极和基极之间的接触点。

在图14中，在凹槽中并且在鳍206、208、210、212和214上方形成外延集电极区域82、外延基极区域84和外延发射极区域86。在鳍206、208、210、212和214中形成外延集电极区域82、外延基极区域84和外延发射极区域86，使得每个栅极310a-d、320a-d、330a-d、340a-d和350a-d设置在各个相邻对的外延集电极区域82、外延基极区域84和外延发射极区域86之间。在一些实施例中，栅极间隔件78用于将外延集电极区域82、外延基极区域84和外延发射极区域86与栅电极72分隔开适当的横向距离，使得外延集电极区域82、外延基极区域84和外延发射极区域86不会与栅电极72或所得BJT的随后形成的替换栅极短路。

在一些实施例中，外延集电极区域82和外延发射极区域86在第一外延工艺中形成，因为它们共享相同的导电性，而外延基极区域84在第二外延工艺中形成，因为它们共享相同的相反的导电性，但是可以首先执行第一或第二外延工艺。

在形成外延集电极区域82和外延发射极区域86时，可以在结构上方形成掩模并且图案化掩模，以保护不形成外延集电极区域82和外延发射极区域86的区域，包括外延基极区域84的区域。然后，可以从鳍选择性地生长外延集电极区域82和外延发射极区域86。可以从鳍212和214生长外延集电极区域82，并且可以从鳍206生长外延发射极区域86。在一些实施例中，外延发射极区域86和外延集电极区域82是通过CVD工艺形成的外延生长的硅锗(SiGe)，并且可以在外延工艺期间用p型掺杂剂原位掺杂。在一些实施例中，外延发射极区域86和外延集电极区域82可以随后或替代地利用p型掺杂剂的注入工艺来掺杂。用于外延集电极区域82和外延发射极区域86的p型掺杂剂可以是先前讨论的任何p型杂质(或掺杂剂)。

在形成外延基极区域84时，可以在结构上方形成掩模并且图案化掩模，以保护不形成外延基极区域84的区域，包括外延集电极区域82和外延发射极区域86的区域。然后，可以从鳍208和210选择性地生长外延基极区域84。在一些实施例中，外延基极区域84是通过CVD工艺外延生长的硅(Si)、磷化硅(SiP)或碳化硅(SiC)，并且可以在外延工艺期间用n型掺杂剂原位掺杂。在一些实施例中，外延基极区域84可以随后或替代地用n型掺杂剂的注入工艺掺杂。用于外延基极区域84的n型掺杂剂可以是先前讨论的任何n型杂质(或掺杂剂)。

由于用于形成外延集电极区域82、外延基极区域84和外延发射极区域86的外延工艺的结果，这些外延区域的上表面具有小平面，这些小平面横向向外扩展超过鳍206、208、210、212和214的侧壁。在一些实施例中，这些小平面使外延集电极区域82、外延基极区域84和外延发射极区域86的相邻外延区合并，诸如图14所示。在其他实施例中，在外延生长工艺之后，相邻的外延结构可以保持分隔开。

在生长外延集电极区域82、外延基极区域84和外延发射极区域86之后，外延区域中的每种p型和n型掺杂剂的掺杂剂浓度可以在约10

设置在其上的鳍212和外延集电极区域82、鳍208和设置在其上的外延基极区域84以及鳍206和设置在其上的外延发射极区域86形成第一横向PNP BJT 12(另请参见图3a)。这些外延区域中的每个可以分别针对n行的栅极(例如，栅极310

鳍214和设置在其上的外延集电极区域82、鳍210和设置在其上的外延基极区域84以及鳍206和设置在其上的外延发射极区域86形成第二横向PNP BJT 14(也参见图3b)。这些外延区中的每个可以针对m行栅极(例如，栅极3501-m、3401-m和3301-m)分别耦合在一起，以形成期望长度的横向PNP BJT 14。如图3a所示，第一横向PNP BJT 12和第二横向PNPBJT 14将通过共用的外延发射极区域86耦合。如图3b所示，第一横向PNP BJT 12和第二横向PNP BJT 14也可以具有耦合的外延基极区域84和耦合的外延集电极区域82。

作为用于形成外延集电极区域82、外延基极区域84和外延发射极区域86的外延生长工艺的结果，这些外延区域的上表面具有小平面，这些小平面横向向外延伸超过鳍206、208、210、212和214的侧壁。在一些实施例中，这些小平面可导致外延集电极区域82、外延基极区域84和外延发射极区域86的相邻外延区域分别合并，诸如图14所示。在其他实施例中，在外延工艺之后，相邻的外延结构可以保持分隔开(即，未合并)。

图15、图19、图23、图28、图29、图33和图37沿着A-A截面(见图2)。图16、图20、图24、图30、图34和图38沿着B-B截面(见图2)。图17、图21、图25、图31、图35和图39沿着C-C截面(见图2)。图18、图22、图26、图32、图36和图40沿着D-D截面(见图2)。

图15、图16、图17和图18示出了图14的器件10的截面图。这些图示提供了关于上述工艺的附加细节。如图15中所示，BJT基极上方的栅极320的端部与BJT发射极上方的栅极330的端部之间的宽度W2可以在约100nm至约400nm之间，诸如约150nm。W2的最小宽度应至少为100nm至约120nm，诸如约110nm，以减少泄漏并且维持设计约束。BJT基极上方的栅极320的端部与BJT集电极上方的栅极310的端部之间的宽度W3可以在约200nm至约500nm之间，诸如约250nm。用于发射极的p阱106的宽度W4可以在约500nm与约1000nm之间，诸如约800nm。用于BJT基极的n阱108和110的宽度W5和W7可以在约300nm至约700nm之间，诸如约500nm。用于集电极的p阱112和114的宽度W6和W8可以在约300nm至约700nm之间，诸如约500nm。深阱104和p阱112可以重叠宽度W9，宽度W9在约0nm和约100nm之间，诸如约0nm。深阱104的宽度W10可以在约1500nm和约2000nm之间，诸如约1800μm。

p阱106和n阱108之间的界面可以与栅极320和栅极330之间的间隙(对应于宽度W2)对准。中心线c320是栅极320和栅极330之间的间隙的中心。在任何方向上，该界面与中心线c320的水平距离可以在宽度W2的0％和30％之间，但是可以预期并可以使用其他值。对于p阱106与n阱110之间的界面以及栅极330与栅极340之间的间隙，同样如此。类似地，p阱112与n阱108之间的界面可以与栅极310和320之间的间隙(对应于宽度W3)对准。中心线c310是栅极310和栅极320之间的间隙的中心。在任一方向上，该界面与中心线c310的水平距离可以在宽度W3的0％到30％之间，但是可以预期并且可以使用其他值。对于p阱114和n阱110之间的界面以及栅极340和栅极350之间的间隙，同样如此。

鳍212a的最外鳍边缘与栅极310的边缘之间的距离W11可以在100nm至约300nm之间，诸如约120nm。鳍208a的最外鳍边缘与栅极320的边缘之间的距离W12可以在100nm与约300nm之间，诸如约120nm。鳍206a的最外鳍边缘与栅极330的边缘之间的距离W13可以在100nm与约300nm之间，诸如约120nm。宽度W2与距离W12或距离W13的比率可以在1与3之间。宽度W3与距离W11的比率可以在2与5之间。这些距离和比率是需要的，以使BJT有效地运行，但是在这些范围之外可以接受一些设计差异。

发射极鳍206是BJT 12和BJT 14共用的。在发射极鳍206和衬底102之间通过深n阱104还形成有寄生垂直BJT。发射极区域106中的鳍的数量可以调整，以在寄生垂直BJT与横向BJT 12和10之间产生失配。发射极区域106中的鳍的数量可以为集电极区域112和/或基极区域108中的鳍的数量的3倍和8倍之间，诸如约5倍。发射极区域106的尺寸过大具有减小的回报，因此可以在产生必要的失配与增加发射极区域106中的发射极鳍206的面积大小/数量之间找到平衡。

在图19、图20、图21和图22中，在图15、图16、图17和图18所示的结构上方沉积第一层间电介质(ILD)88。第一ILD 88可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88和外延集电极区域82、外延基极区域84、外延发射极区域86、掩模74和栅极间隔件78之间。CESL 87可以包括介电材料，诸如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率与上面的第一ILD 88的材料的蚀刻速率不同。

在图23、图24、图25和图26中，可以执行平坦化工艺(诸如CMP)，以使第一ILD 88的顶面与栅电极72或掩模74的顶面齐平。平坦化工艺还可以去除栅电极72上的掩模74，以及沿着掩模74的侧壁的栅极密封间隔件76和栅极间隔件78的部分。在一些实施例中，在平坦化工艺之后，栅电极72、栅极密封间隔件76、栅极间隔件78和第一ILD 88的顶面可以是齐平的。在这样的实施例中，栅电极72的顶面通过第一ILD 88暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD 88的顶面与掩模74的顶面齐平。

在一些实施例中，栅电极72可以是伪栅电极并且可以被替换。在这样的实施例中，在蚀刻步骤中去除栅电极72和掩模74(如果存在)。栅极介电层60的部分也可以被去除。在一些实施例中，仅栅电极72被去除并且栅极介电层60保留并且通过蚀刻步骤而暴露。在一些实施例中，可以通过各向异性干蚀刻工艺来去除栅电极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻栅电极72而不蚀刻第一ILD 88或栅极间隔件78。每个凹槽暴露和/或覆盖相应的鳍(例如206a、208a、210a、212a和214a)的沟道区域和/或位于相应的鳍的沟道区域上面。沟道区域206a-d、208a-d、210a-d、212a-d和214a-d中的每个设置在相应的外延集电极区域82、外延基极区域84和外延发射极区域86的相邻对之间。在去除期间，栅极介电层60可以在蚀刻栅电极72时用作蚀刻停止层。然后可以在去除栅电极72之后可选地去除栅极介电层60。

在栅电极72是被替换的伪栅电极的实施例中，栅电极72可以被替换栅电极72r替换。类似地，可以用替换栅极介电层60r替换栅极介电层60。替换栅极介电层60r共形地沉积在凹槽(去除伪栅极的位置)中，诸如在鳍(例如206a、208a、210a、212a和214a)的顶面和侧壁上以及在栅极密封间隔件76/栅极间隔件78的侧壁上。替换栅极介电层60r也可以形成在第一ILD 88的顶面上。根据一些实施例，替换栅极介电层60r包括氧化硅、氮化硅或它们的多层。在一些实施例中，替换栅极介电层60r包括高k介电材料，并且在这些实施例中，替换栅极介电层60r可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。替换栅极介电层60r的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在其中部分栅极介电层60保留在凹槽中的实施例中，替换栅极介电层60r包括栅极介电层60的材料(例如，SiO

替换栅电极72r分别沉积在栅极介电层60r上方，并且填充凹槽的剩余部分。替换栅电极72r可以包括多晶硅或含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。替换栅电极72r可以包括任意数量的衬里层、任意数量的功函调整层和填充材料。在填充凹槽之后，可以执行诸如CMP的平坦化工艺以去除替换栅极介电层60r和替换栅电极72r的材料的多余部分，这些多余部分位于ILD88的顶面上方。因此，替换栅电极72r和替换栅极介电层60r的材料的剩余部分形成替换栅极。替换栅电极72r和替换栅极介电层60r可以统称为“栅极堆叠件”。栅极和栅极堆叠件可以沿着鳍206、208、210、212和214的沟道区域206a-d、208a-d、210a-d、212a-d和214a-d的侧壁延伸。

根据一些实施例，使栅极堆叠件(包括替换栅极介电层60r和相应的上面的栅电极72r)凹进，使得在栅极堆叠件上方和栅极间隔件78的相对部分之间直接形成凹槽。将包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的替换栅极掩模74r填充到凹槽中，然后进行平坦化工艺以去除在第一ILD88上方延伸的介电材料的多余部分。在其他实施例中，掩模74可以保留在之前的工艺中，其中栅电极72未被替换。

在图27中，在一个实施例中，其中在每行a、b、c或d等中的栅极结构310、320、330、340和350形成为跨越所有鳍206、208、210、212和214的连续栅极结构310-350，可以在替换栅极工艺(如果使用的话)之前或之后执行栅极切割工艺。掩模91可以沉积在ILD 88上方和一个连续栅极结构的顶面上方。然后使用可接受的光刻技术图案化掩模91，以形成开口93和/或开口92，以暴露连续栅极结构310-350的部分，该部分将被去除并被绝缘材料代替。开口92反映跨多个栅极结构的长切口，并且开口93反映跨每个特定栅极结构的切口。可以使用开口92(跨越多个栅极结构)和/或开口93(跨越单独的栅极结构)来使用技术的组合。可以使用一系列蚀刻步骤来去除连续栅极结构310-350的暴露部分的栅极材料或伪栅极材料。在去除栅极材料之后，连续的栅极结构310-350被切割成部分310、320、330、340和350，例如，如图28所示。

在图28中，可以使用任何可接受的技术用绝缘材料94填充来自栅极切割工艺的开口92和/或开口93。在一些实施例中，绝缘材料94可以是介电材料，诸如氧化硅、氮化硅、PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法沉积，诸如CVD和PECVD。在这样的实施例中，蚀刻停止层87、栅极密封间隔件76和栅极间隔件78未设置在被切割的栅极结构310、320、330、340和350的端部上(比较图27)。换句话说，绝缘材料94可以接触切割的栅极结构310、320、330、340和350的端部。在填充开口92和/或开口93之后，然后通过平坦化工艺去除掩模91。

在一些实施例中，可以使用栅极切割工艺来切割一些栅极，而可以使用上述掩蔽工艺将其他栅极形成为单独的栅极(参见图8至图10以及随附的描述)。例如，栅极310和350可以形成为单独的栅极结构，而栅极320、330和340可以形成为连续的栅极结构，然后进行切割。

在图29、图30、图31和图32中，第二ILD 98沉积在第一ILD 88上方。在一些实施例中，第二ILD 98是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 98由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。随后形成的栅极接触件110(图33、图34、图35和图36)穿过栅极掩模74/74r(74/r)以接触凹进的栅电极72/72r(72/r)的顶面。

在图33、图34、图35和图36中，根据一些实施例，穿过第二ILD 98和第一ILD88形成栅极接触件412、414、416、418和420、端子接触件422、424、426、428和430。穿过第一和第二ILD 88和98形成用于端子接触件422、424、426、428和430的开口，并且穿过第二ILD 98和栅极掩模74形成用于栅极接触件412、414、416、418和420的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD 98的表面去除多余的材料。剩余的衬里和导电材料在开口中形成端子接触件422、424、426、428和430以及栅极接触件412、414、416、418和420。可以执行退火工艺以在外延集电极区域82、外延基极区域84和外延发射极区域86与它们相应的端子接触件之间的界面处形成硅化物。端子接触件422和430物理和电耦合至相应的外延集电极区域82，端子接触件424和428物理和电耦合至相应的外延基极区域84，并且端子接触件426物理和电耦合至外延发射极区域86。栅极接触件412、414、416、418和420物理和电耦合至相应的栅极310、320、330、340和350的栅电极72/r。端子接触件422、424、426、428和430以及栅极接触件412、414、416、418 420和420可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示出为例如在图35中以相同的横截面中形成，但是应当理解，每个端子接触件422、424、426、428和430以及栅极接触件412、414、416、418 420和420可以形成在不同的横截面中，这可以避免接触件的短路。

在图37、图38、图39和图40中，可以在第二ILD 98上方形成包括第三ILD 508和连接部件512、514、516、518和520的金属化层。在一些实施例中，第三ILD 508是通过可流动CVD方法形成的可流动膜。在一些实施例中，第三ILD 508由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。在一些实施例中，连接部件512、514、516、518和520分别将栅极接触件412、414、416、418和420彼此耦合。换句话说，例如，连接部件512可以是金属线，该金属线将所有与栅极310a-d的栅电极72/r接触的栅极接触件412电耦合在一起。类似地，连接部件514可以将所有栅极接触件414电耦合在一起，连接部件516可以将所有栅极接触件416电耦合在一起，连接部件518可以将所有栅极接触件418电耦合在一起，并且连接部件520可以将所有栅极接触件420电耦合在一起。在一些实施例中，连接部件512、514、516、518和520可以使用多个导电部件(诸如多条金属线)，以将诸如栅极330a-d的单组栅极耦合在一起。

在一些实施例中，连接部件512、514、516、518和520分别将端子接触件422、424、426、428和430彼此耦合。这样，在一些实施例中，连接部件512、514、516、518和520可以分别将栅极接触件412与端子接触件422电耦合，将栅极接触件414与端子接触件424电耦合，将栅极接触件416与端子接触件426电耦合，将栅极接触件418和端子接触件428电耦合，以及将栅极接触件420和端子接触件430电耦合。换句话说，每个栅极310-350的栅电极72/r可以耦合至它们的用于外延集电极区域82、外延基极区域84和外延发射极区域86的相邻外延区域。例如，连接部件512可以将栅极接触件412与端子接触件422耦合在一起，从而将鳍212上的外延集电极区域82与栅极310的栅电极72/r耦合在一起。类似地，连接部件514可以将鳍208上的外延基极区域84与栅极320的栅电极72/r耦合在一起，连接部件516可以将鳍206上的外延发射极区域86与栅极330的栅电极72/r耦合在一起，连接部件518可以将鳍210上的外延基极区域84与栅极340的栅电极72/r耦合在一起，并且连接部件520可以将鳍214上的外延集电极区域82与栅极350的栅电极72/r耦合在一起。

穿过第三ILD 508形成用于连接部件512、514、516、518和520的开口。可以使用可接受的光刻和蚀刻技术来形成开口，从而暴露出栅极接触件412、414、416、418和420的上表面以及端子接触件422、424、426、428和430的上表面(分别用于连接部件512、514、516、518和520)。在开口中形成诸如扩散阻挡层、粘附层等的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。连接部件512、514、516、518和520的导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从ILD 508的表面去除多余的材料。剩余的衬里和导电材料在开口中形成连接部件512、514、516、518和520。

在一些实施例中，连接部件512、514、516、518和520的每个可以包括分别连接至栅极接触件412、414、416、418和420的一条或多条金属线以及分别连接到端子接触件422、424、426、428和430的一条或多条金属线，使得栅极接触件412和端子接触件424、栅极接触件414和端子接触件424、栅极接触件416和端子接触件426、栅极接触件418和端子接触件428以及栅极接触件420和端子接触件430中的一个或多个不耦合在一起。

在一些实施例中，可以使用与以上关于连接部件512、514、516、518和520、或者关于栅极接触件412、414、416、418和420或者关于端子接触件422、424、426、428和430所描述的那些类似的工艺和材料或其他合适的工艺来形成附加绝缘层(例如，ILD)并且在其中形成金属化层。在一些实施例中，例如与图3b一致的实施例，这样的金属化层可以将连接部件512耦合在一起，使得所有的外延集电极区域82被电耦合在一起。而且，金属化层可以将连接部件514耦合在一起，使得所有的外延基极区域84电耦合在一起。

图41示出了根据一些实施例的BJT器件的阵列的顶视图。在图41中，多个BJT器件100(参见图1)以5×5阵列1000布置。虚线1010是BJT器件100之间的分界线。在一些实施例中，虚线1010对应于划线，其中BJT器件100中的一些或全部可以被分割成较小的封装件。在一个BJT器件100的有源区(由L1和W1所限定，如上面关于图1所讨论的)与相邻的BJT器件100之间是无源区1020。在与鳍的方向平行的方向上的有源区之间的间距L2可以在约200nm至约2000nm之间，但是可以预期并可以使用其他尺寸。在一些实施例中，可以通过在有源区之间保留多个无源栅极360来确定间距。例如，阵列1000中所示的有源区之间的无源栅极360的数量为两个，但是在其他设计中，无源栅极的数量可以在一个与十个之间或更多。在与栅极的纵向平行的方向上的有源区之间的间距W14可以在约120nm至约1500nm之间，但是可以预期并可以使用其他尺寸。

将栅极320与栅极330分隔开导致BJT 100的尺寸增加，以解决栅极320与栅极330之间的间距。然而，将BJT 100布置成阵列，诸如阵列1000，减小了尺寸增加的总体影响。例如，实施例器件中的BJT 100的面积增加约10％至20％之间，诸如约15％，但是与不使用分隔开的栅极的类似图案化技术制成的器件相比，在诸如阵列1000的BJT阵列中使用的面积仅增加约5％至15％之间，诸如约6％。还可以通过使用栅极切割技术来减轻这种影响，诸如上面关于图27至图28所讨论的。

实施例有利地使用FinFET工艺来形成BJT器件。实施例利用在BJT端子接触件上方的单独的栅极，包括位于BJT基极和BJT发射极上方的单独的栅极。通过分隔开栅极，虽然实现尺寸的增加，但也可以实现ΔV

一个实施例是一种器件，该器件包括：第一组鳍，具有掺杂有p型掺杂剂的第一基极区域；双极结晶体管(BJT)的发射极，设置在第一组鳍上方。该器件还包括：第二组鳍，具有掺杂有n型掺杂剂的第二基极区域，该第二基极区域与第一基极区域接触；BJT的基极，设置在第二组鳍上方。该器件还包括：第三组鳍，具有掺杂有p型掺杂剂的第三基极区域，BJT的集电极，设置在第三组鳍上方；第一栅极结构，设置在与发射极相邻的第一组鳍上方。该器件还包括：第二栅极结构，设置在与基极相邻的第二组鳍上方。该器件还包括：第三栅极结构，设置在与集电极相邻的第三组鳍上方，其中第一栅极结构、第二栅极结构和第三栅极结构物理和电隔离。在实施例中，第一栅极结构的第一端部与第二栅极结构的第一端部之间的最小距离为至少100nm，该最小距离在沿着第一栅极结构的纵向的方向上测量。在实施例中，该器件可以包括：第四栅极结构，设置在与第一组鳍相邻的第四组鳍上方，第四组鳍对应于第二BJT的基极；以及第五栅极结构，设置在与第四组鳍相邻的第五组鳍上方，第五组鳍对应于第二BJT的集电极。在实施例中，BJT的发射器与第二BJT共用。在实施例中，第一组鳍的鳍的数量是第二组鳍的鳍的数量的至少两倍。在实施例中，第一栅极结构包括栅电极，并且该栅电极电耦合至第一组鳍。在实施例中，在第一栅极结构和第二栅极结构之间具有第一距离，在第一组鳍的外边缘与第一栅极结构的最近外边缘之间具有第二距离，并且第一距离与第二距离的比率在1和4之间。在实施例中，发射极设置在第一栅极结构的相对侧上，基极设置在第二栅极结构的相对侧上，并且集电极设置在第三栅极结构的相对侧上。在实施例中，发射极下方的第一组鳍的高度小于第一栅极结构下方的第一组鳍的高度。

另一个实施例是一种器件，该器件包括：第一鳍、第二鳍和第三鳍，从衬底突出，第一鳍和第三鳍具有第一导电性，第二鳍具有与第一导电性相反的第二导电性，第一鳍、第二鳍和第三鳍彼此平行。该器件还包括：栅极结构，设置在第一鳍、第二鳍和第三鳍上方并且沿着第一鳍、第二鳍和第三鳍的侧壁。该器件还包括双极结晶体管(BJT)的发射极，设置在第一鳍上方的栅极结构的相对侧上。该器件还包括BJT的基极，设置在第二鳍上方的栅极结构的相对侧上。该器件还包括BJT的集电极，设置在第三鳍上方的栅极结构的相对侧上。该器件还包括：绝缘材料，完全环绕设置在第一鳍上方的栅极结构的第一部分，设置在第二鳍上方的栅极结构的第二部分以及设置在第三鳍上方的栅极结构的第三部分。在实施例中，栅极结构的第一部分与栅极结构的第二部分的相邻端部之间的距离为至少100nm。在实施例中，栅极结构是第一栅极结构，并且该器件可以包括多个栅极结构，每个栅极结构均设置在第一鳍、第二鳍和第三鳍上方并且沿着第一鳍、第二鳍和第三鳍的侧壁，多个栅极结构中的每个被分为第一部分、第二部分和第三部分，该第一部分、第二部分和第三部分由绝缘材料完全环绕并且分别设置在第一鳍、第二鳍和第三鳍上方。在实施例中，BJT的发射极与第二BJT的发射极共用。在实施例中，第一导电性对应于p型掺杂剂，其中第二导电性对应于n型掺杂剂。在实施例中，BJT的发射极电耦合至栅极结构的栅电极。

另一实施例是一种方法，包括图案化半导体衬底的第一掺杂阱以形成第一鳍，图案化半导体衬底的第二掺杂阱以形成第二鳍，以及图案化半导体衬底的第三掺杂阱以形成第三鳍。该方法还包括在第一鳍、第二鳍和第三鳍上方并且沿着第一鳍、第二鳍和第三鳍的侧壁形成栅极结构。该方法还包括在栅极结构的相对侧上的第一鳍上方外延生长双极结晶体管(BJT)的第一外延件，在栅极结构的相对侧上的第二鳍上方外延生长BJT的第二外延件以及在栅极结构的相对侧上的第三鳍上方外延生长BJT的第三外延件，第一外延件和第三外延件具有第一导电性，第二外延件具有与第一导电性相反的第二导电性，其中栅极结构具有第一部分、第二部分和第三部分，第一部分、第二部分和第三部分彼此电隔离，第一部分位于第一鳍上方，第二部分位于第二鳍上方，第三部分位于第三鳍上方。在实施例中，形成栅极结构可以包括在第一鳍、第二鳍和第三鳍上方沉积栅极介电层；在第一鳍、第二鳍和第三鳍上方沉积栅电极层；图案化栅电极层和栅极介电层，以形成栅极结构的第一部分、栅极结构的第二部分和栅极结构的第三部分。在实施例中，该方法可以包括在第一外延件、第二外延件和第三外延件上方沉积第一层间电介质(ILD)；切割栅极结构以将栅极结构分成栅极结构的第一部分、栅极结构的第二部分和栅极结构的第三部分；以及在第一部分和第二部分的相邻端部之间以及在第二部分和第三部分的相邻端部之间沉积绝缘材料。在实施例中，在栅极结构的第一部分与栅极结构的第二部分的相邻端部之间的切口的宽度在约100nm与约400nm之间。在实施例中，该方法可以包括在第一鳍、第二鳍和第三鳍上方和之间形成隔离材料；使隔离材料凹进，使得第一鳍、第二鳍和第三鳍的每个从隔离材料的上表面突出；以及在隔离材料的部分之间外延生长第一外延件、第二外延件和第三外延件。在实施例中，第一导电性对应于p型掺杂剂，其中第二导电性对应于n型掺杂剂。在实施例中，该方法可以包括在栅极结构上方形成金属化层，该金属化层将第一外延件电耦合至栅极结构的栅极。在实施例中，该方法可以包括执行栅极替换工艺以去除栅极结构的栅电极并且用替换金属栅极来替换栅电极。

本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。