半导体制造

技术领域

本公开涉及半导体制造。作为示例而非限制地，所公开技术的示例应用是用于供量子计算机使用的超导体-半导体纳米结构的制造。

背景技术

量子计算是一类利用固有的量子力学现象、如量子态叠加和纠缠而进行某些计算的计算，其速度远超任何传统计算机所能达到的速度。在“拓扑”量子计算机中，是通过操纵出现在某些物理系统中的准粒子-被称为“非阿贝尔任意子”来执行计算。任意子具有将其与费密子(fermion)与玻色子(boson)二者区分开来的独特的物理特性。非阿贝尔任意子也具有相对于阿贝尔任意子而言独特的性质。这些独特的性质充当用于拓扑量子计算的基础，其中信息被编码为非阿贝尔任意子的拓扑性质；特别地，被编码为其时空世界线的编织。这相对于量子计算的其他模型而言具有某些益处。一个关键益处是稳定性，因为量子编织不受一定规模的扰动的影响，该规模的扰动在其他类型的量子计算机中可能导致引起错误的量子退相干。

从广义上讲，迄今为止，两种类型的物理系统已被认为是非阿贝尔任意子的潜在主体，即凝聚态物理中的“5/2分数量子霍尔”系统，以及(最近的)半导体-超导体(SM/SC)纳米线。关于后者，该领域的一个关键进步是实现了“马约拉纳零模式”(MZM)形式的非阿贝尔任意子，其可以在与超导体(SC)耦合的半导体(SM)纳米线(NW)中形成。

在SM/SC纳米线的背景下遇到的问题之一是存在所谓的“软间隙”状态。软间隙问题已经被记录在公开文献中，并且足以说明这些软间隙状态(当存在时)是针对MZM的退相干的来源。分析和实验表明，软间隙的来源是SM/SC界面中的无序，并且最近在该领域开展了提高SM/SC界面质量的工作，旨在提供更稳定的MZM。

发明内容

本公开的各方面通常涉及使用一个或多个“阴影壁”结合成角度的沉积束对半导体结构进行原位图案化。阴影壁从衬底的表面向外突出以限定相邻的阴影区，在该阴影区中，由于阴影壁抑制成角度的沉积束的通过而阻止了沉积。因此，在阴影区内的半导体结构的表面部分上不会发生沉积。因此阴影壁可以被使用来实现半导体结构的选择性图案化，并且与备选的选择性图案化技术、诸如模板掩膜(难以对齐到必需的精度水平)和选择性蚀刻(可能会降低半导体结构的质量)相比，具有多种优势。阴影壁本身由半导体形成，其具有包括以下所述的多种优势。在一种实现中，可以通过使用选择性区域生长(SAG)而形成半导体结构和用于对半导体结构进行选择性图案化的一个或多个阴影壁。

本公开的第一方面提供了一种半导体制造方法。在掩蔽阶段中，在衬底上形成掩膜层。掩膜层使衬底的至少一个壁区和至少一个组件区暴露，组件区在衬底的平面中与壁区相邻。在选择性区域生长(SAG)阶段中，在衬底的暴露区中晶体半导体的选择性区域生长，其中壁区和组件区在衬底的平面中具有引起由壁区中的晶体半导体形成的阴影壁组件的相对尺寸，以在组件区中生长到高于由晶体半导体形成的设备组件的高度。在沉积阶段中，使用沉积束在设备组件上选择性地沉积沉积材料层，沉积束具有相对于衬底的平面的法线非零入射角个在衬底的平面中的取向，使得阴影壁组件阻止沉积材料在与阴影壁组件相邻的设备组件的表面区上的沉积。

也就是说，阴影壁和设备组件的两者都是由半导体在SAG条件下形成。除了无需在可能损坏半导体设备组件的阶段中使用模板掩膜或蚀刻，使用SAG由半导体形成阴影壁还有附加的好处。例如，可替代的方案将从掩膜电介质形成阴影壁。然而，已经发现半导体阴影壁在沉积阶段中比电介质阴影壁更不容易损失选择性。电介质阴影壁所表现出的选择性损失会显著降低在沉积阶段中形成的局部沉积材料层的质量。此外，与半导体阴影壁相比，大电介质阴影壁还可以抑制半导体在SAG阶段中的生长。

本公开的第二方面提供了一种用沉积材料选择性地图案化半导体纳米结构的方法，该方法包括：使用沉积束选择性地在半导体纳米结构上沉积沉积材料层，半导体纳米结构位于衬底表面上、与衬底表面上的半导体阴影壁相邻；其中半导体纳米结构和相邻半导体阴影壁在衬底的平面内以非零距离被断开并且被隔开，并且其中衬底表面基本上平行于衬底的平面，并且沉积束具有相对于衬底的平面的法线的非零入射角和在衬底的平面中的取向，使得阴影壁组件阻止在由半导体阴影壁所限定的阴影区内的半导体纳米结构的表面部上的沉积。

举例来说，半导体结构和选择性沉积在其上的沉积材料层可以被结合到计算机设备(诸如量子计算机)中，半导体纳米结构和沉积在其上的沉积材料层构成计算机设备的计算组件，该计算组件是可控的以执行计算操作。在该情况下，半导体壁组件可能不会被结合到计算机设备中，或者可以作为不执行任何计算操作的虚拟组件被结合到计算机设备中。例如，计算组件可以包含一组量子位，其可被控制以执行量子计算。

附图说明

为了更好地理解本技术，并且示出如何实施本技术的实施例，仅以示例的方式参考以下附图：

图1示出了制造SM/SC纳米线网络的方法的示意图；

图2示出了在外延生长阶段的SAG SM纳米线的示意性透视图，其中超导材料沉积在纳米线之上和其周围；以及

图3示出了GaAs衬底上的SAG InAs纳米线网络的顶视图像；

图4示意性地示出了制造方法的扩展，其中原位图案化被使用以创建附加结构；

图5示出了说明被用于创建一个结的原位图案化的示例的示意性透视图；

图6示出了使用多个阴影壁的原位图案化的示意性俯视图；

图7示出了与最大高度的纳米线相邻的阴影壁的示意性侧视图；

图8A和图8B示出了相对于其晶体结构具有不同取向的纳米线的横断面图；

图9A示出了相对于其晶体结构具有不同取向的半导体组件的俯视图像；

图9B示出了相对于其晶体结构具有不同取向的半导体组件的侧视图像；

图9C示出了其中纳米线网络相对于相邻阴影壁成45度取向的布置的示意性俯视图；

图9D示出了图9C的布置的示意性透视图；以及

图10示出了选择性半导体沉积之后的阴影壁和纳米线的俯视图像。

具体实施方式

下面描述本技术的实施例。在所描述的实施例中，该技术被应用于SM-SC纳米结构的制造。然而，需要注意的是，该技术还有其他有用的应用，并且通常可以应用于任何SAG半导体结构，以选择性地用沉积材料层图案化。

外延半导体超导体材料是用于可栅控(gatable)的低耗散超导电子产品和超导量子计算的有前途的平台。在拓扑量子计算的背景下，具有强自旋轨道耦合的超导纳米线(NW)可以支持拓扑激发，拓扑激发可以作为针对容错量子信息处理的基础。

目前合成用于可栅控超导纳米线电子产品的半导体超导材料的方法是基于二维平面材料(参见例如Shabani等人，PRB 93，155402(2016))或者自底向上生长纳米线材料(参见例如Krogstrup等人，Nature Mater.14,400-406(2015))。由于不同的原因，这两种方法都面临可扩展性方面的挑战。对于后一种方法，已经能够实现非常高质量的SM/SC界面。然而，使用这种方法，要形成网络的一部分的SM/SC纳米线必须单独地生长，并且一旦生长，必须单独放置在绝缘材料上以形成实际的网络。因此，将这种方法扩展到更大的网络会带来非常重大的挑战。

相比之下，在本技术的所描述实施例中，使用选择性区域生长(SAG)在衬底上原位生长诸如SM纳米线网络的预期的SM异质结构。在SAG中，非晶掩膜层-通常是电介质氧化物(SiOx，AlOx等)-形成在衬底上，这使衬底的一个或多个区域暴露(例如，基于光刻和选择性蚀刻)。SM材料然后通过诱导适当的生长条件，仅在一个或多个暴露区内选择性地生长。

然后在随后的沉积阶段中，在预期的SM异质结构上外延地形成SC层。

为了构建功能性设备，可能仅需要选择性地将所预期的SM异质结构以SC图案化。实现这一目标的一种方法是在SM异质结构上原位的外延地生长SC，使得SC被沉积在半导体的整个表面上，然后在某些区从SM表面选择性地去除(蚀刻)SC层，以实现所预期的SC图案化。然而，通常被用于选择性去除SC的技术(例如，化学蚀刻、离子溅射、反应离子蚀刻、阳极氧化)会损坏下面的SM层，导致SM和整个设备的质量欠佳。取决于设备，SM层中所诱导的退化可能会对设备特性产生严重影响。此外，所谓的“金属剥离处理”不适用于要求SC层在SM表面外延生长的SC-SM设备。

相反，在本文所描述的制造技术的示例中，特制组件被用于投射“阴影”，其引起材料在衬底上定向沉积期间形成图案化的纳米级结构。术语“阴影壁”、“阴影掩膜”、“智能壁”或简单的“壁”在本文中可互换使用以指代从衬底向外突出的这种组件。这允许衬底的预定区被排除在材料的沉积之外，从而创建纳米级图案。该区可以被称为“阴影区”，这些区是其中防止沉积的区，这是因为阴影壁阻止沉积材料进入这些区。这些区是邻近阴影壁的衬底表面的暴露区(即，它们在衬底表面上的阴影壁旁边，而不是在它们下方)。使用成角度的束来执行沉积束，并且由于阴影壁从衬底表面向外突出，所以它们选择性地阻止在与束入射的阴影壁相对侧相邻的暴露阴影区中沉积。

一种选择是使用相同的掩膜电介质在SAG掩膜上将阴影壁形成足够大的特征。这种技术的缺点是电介质壁在SM生长时容易损失选择性。这会引起在其上形成大量寄生多晶体，进而在后续沉积期间中引起SC膜质量显著下降。

当SAG被使用时，大电介质阴影壁也可以阻止附近区的SM的生长。

相比之下，在所描述的实施例中，在半导体层的选择性区域生长(SAG)期间由SM形成晶片上阴影壁。也就是说，阴影壁本身是与要被图案化的半导体设备组件(例如，纳米线)同时并以相同方式(即，经由SAG)形成的晶体半导体组件。

出于本公开的目的，“晶片”在本文中将指代基层，而“衬底”将指代晶片加上在制造过程的当前阶段已经沉积在晶片上的任何其他层，包括智能壁、掩膜、沉积材料等。然而，需要注意的是对晶片上的层、组件、结构等的引用并不一定意味着那些层/组件/结构等必须与晶片表面直接接触(因此在多层衬底中，所有这些层都被称为在晶片上)。

已经被观察到，在典型的SAG条件下的SAG半导体系统是“自限性的”，因为SAG半导体组件将生长的高度取决于其在衬底平面中的尺寸，尤其是其宽度。这被用于将阴影壁生长到高于在SAG阶段中要被图案化的设备组件的高度，从而在随后的沉积阶段实现所预期的图案化效果。

已经被证明，在典型的SAG条件下，薄区域开口的生长在纳米线达到金字塔形状后停止，而其在较宽开口上继续生长。该效应允许在SAG纳米线附近宽方形掩膜开口被故意地生长，以便形成适合用于阴影成角度的SC沉积的SM壁。

这将在下面被更详细地描述。首先，对所描述的实施例提供一些有用的上下文。

上下文：

参考图1，现在将描述示例性三阶段制造方法。该制造方法可以被用于创建SM/SC纳米线网络，其进而可以例如形成量子电路(例如，用于量子计算机)或其他混合半导体-超导体平台的基础。特别地，该方法特别适用于制造能够承载稳定MZM的SM/SC纳米线网络，同时没有或显著地减少软间隙退相干，这可以形成无故障拓扑量子计算的基础。

然而，需要注意的是，虽然材料平台与量子计算相关，但它提供的可栅控超导电子产品很可能有在量子计算之外的其他应用或与量子计算没有直接相关的其他应用，特别是需要低能耗的背景下。

显而易见，因为SM/SC纳米线网络是使用SAG所创建的，所以整个纳米线网络可以被制造作为整个衬底。绝缘掩膜层和纳米线可以直接结合到最终产品中，无需将纳米线转移到不同的表面。因此，该方法具有的可扩展性大于比现有方法。

1)掩蔽阶段

在第一阶段P1(掩蔽阶段)中，电介质材料102(电介质掩膜)的图案化层在晶片104的顶部形成。具有电介质掩膜102的晶片104的侧视图和顶视图在图1的左侧被示出。晶片104可以由任何合适的衬底材料形成，例如InP(磷化铟)、GaAs(砷化镓)，并且在所描述的示例中是绝缘衬底(但是通常取决于应用可以是或可以不是绝缘的)。在所描述的示例中，电介质材料102是氧化物，但它可以是在制造方法的第二阶段P2中促进SAG的任何电介质材料(参见下文)。

氧化层被图案化，因为氧化层102被形成以使衬底的窄条-在预期的区106中-是暴露的(即不被氧化物102覆盖)。在该上下文中的图案是指预期区106的结构，该结构最终将成为纳米线网络的结构，因为其是在其中生长SM纳米线的暴露区106。因此，纳米线的大小和结构与暴露区106的大小和结构相匹配。尽管图1中仅示出了一个暴露区106，但纳米线可以在多个区中同时生长，并且所有关于预期区106的描述同样适用于多个这样的区。因此，整个纳米线网络的结构可以由(多个)暴露区的结构而被限定。在该示例中，条以及由此产生的纳米线具有数十或数百纳米数量级的宽度。

氧化物层102可以被形成以便以任何合适的方式使预期区106暴露。例如，可以在晶片104上沉积均匀、连续的氧化物层，暴露区106然后可以通过从预期域106选择性地蚀刻掉氧化物102而形成(在这种情况下，是蚀刻限定了最终的纳米线网络结构)。作为另一示例，可以通过用于阻止氧化物102在预期区106中沉积的掩膜，将氧化物层102选择性地沉积在晶片104上(在这种情况下，是掩膜限定了最终纳米线网络结构)。

SAG纳米线沿衬底上的高对称性面内晶体取向被限定，这也给出了纳米线的界限清楚的切面。这使得SC/SM界面平坦，潜在地原子级光滑，并且良好地被限定。

2)SAG阶段

在第二阶段P2、即SAG阶段中，在晶片104的暴露部分的顶部上，半导体材料108选择性地生长在预期区106内。在图1的右上部示出了一个示例，其中示出了晶片104的侧视图。由于氧化物层102的图案化，选择性生长的半导体108形成面内纳米线(即，纳米线位于存在于晶片104)。

SAG是一种使用晶体生长真空室的生长方法。SAG是指晶体半导体(即具有晶体结构的半导体)在衬底的暴露区中的局部生长，其中生长条件被选择以阻止在电介质掩膜本身上的这种生长。例如，这可以基于化学束外延(CBE)、分子束外延(MBE)或金属有机化学气相沉积(MOCVD)。在半导体的背景中，SAG是指特定类别的外延半导体生长(也被称为选择性区域外延)，其中图案化电介质掩膜被使用以限定要生长的半导体材料的预期结构(光刻形式)。SAG过程被调整使得半导体生长仅发生在未被电介质掩膜覆盖的衬底区上，并且并不发生在电介质掩膜本身上。这完全不同于其他沉积/生长过程，诸如自下向上生长(其中不使用掩膜)和均匀沉积(外延或其他方式)，均匀沉积中材料均匀地沉积在表面上，而不管其材料成分(如阶段P3-参见下文)。SAG在高真空或超高真空中进行，需要仔细调整以实现预期的选择性半导体生长。

任何合适的SAG过程可以被使用以在第二阶段P2中以在暴露区106中创建预期的SM纳米线。

SAG per-SM是已知的，因此本文不再进一步详细讨论。有针对SAG的进一步描述，参见例如G.J Davies，SPIE会议论文2140，外延生长过程，58(1994年5月11日)；doi:10.1 117/12.175795；M Fahed，博士论文：使用分子束外延的平面内III-V纳米结构的选择性区域生长，2016。http://www.theses.fr/2016LIL 101 54；Fukui等人，应用物理学快报58,2018(1991)；doi：http://dx.doi.org/10.1063/1.105026。

可以说SAG阶段P2使得在该阶段结束时半导体材料108填充预期区106(即，其中晶片104未被氧化物掩膜102覆盖的区106)，但在晶片104的平面(下文中为xy平面)中，不延伸超出预期区106的边界，如限定的氧化层102。然而，可以看出，它确实在法线取向于(垂直于)晶片104平面的取向(下文中为z取向)上向外延伸，以便从氧化物掩膜102向外突出。即，半导体材料108在z方向上从晶片104延伸的距离大于氧化物层102。以这种方式，半导体材料108形成基本上位于衬底102的平面中的纳米线(原位纳米线)。

半导体材料108可以是任何合适的半导体材料，例如砷化铟(InAs)。SAG半导体108例如可以是受限的2DEG(二维电子气)半导体或单一材料半导体。

3)超导体生长阶段

在第三阶段P3中，使用粒子束110生长超导材料层112。本文中，超导材料是指至少在特定条件下表现出超导属性的材料。这种材料的一个例子是铝(Al)。在以下示例中，超导体在P3阶段中外延生长，并且超导体生长阶段P3在本上下文中可以被称为外延生长阶段。然而，该技术不限于这方面，并且可以经由P3阶段的非外延超导体生长来实现预期的结果。因此将理解，虽然以下描述通过示例的方式涉及外延超导体生长，但相关描述同样适用于非外延半导体生长。

P3阶段在本文中通常被称为沉积阶段，但在以下描述中可以等同地被称为外延生长阶段或半导体生长阶段。

例如，可以使用分子束外延(MBE)或电子枪外延在阶段P3中生长超导材料112。

超导体层112的至少一部分被沉积在SM纳米线108的顶部，使得超导体层112的这部分(图1中被标记为116)与SM纳米线108直接接触。

这也是外延的一种形式，但不是SAG。特别地，在外延生长阶段P3中，外延生长确实发生在氧化物层102上以及SM纳米线108上。

如图所示，粒子束110以相对于z方向的非零入射角(沉积角)入射在晶片104上。由于这种非零沉积角和SM纳米线108的突出结构，SM纳米线108仅部分地被超导体层112涂覆；也就是说，SM纳米线的一部分(被标记为118)没有被超导体材料涂覆。氧化层102的主体也被超导体层112涂覆，但是由于入射束110的角度和SM纳米线108的突出结构，氧化层102紧邻突出的SM纳米线108的一些小区被暴露，即没有被SC材料涂覆。一个这种区在图1中被标记为120。这种区在本文中可以被称为“阴影间隙”。阴影间隙120将SM材料108与“侧栅”区122中的SC层112的一部分分开。侧栅区122中的SC层112的该部分可以被用于形成用于控制SM纳米线108的栅极，或者(更有可能)SC材料可以从该区域蚀刻掉并用更合适的栅材料代替。无论哪种方式，阴影间隙120都确保栅极按预期操作。使用这种在SC外延阶段P3中的“原位”图案化(如上所述)形成阴影间隙120，确保了材料不需要被蚀刻得太靠近精细的纳米线108。

图1的右下部示出了在第三阶段P3结束时晶片104的侧视图和顶视图。请注意，在顶视图中，超导体层112的、部分地涂覆SM纳米线108的部分116没有与SM纳米线108的、未涂覆部分118进行区分；相反，由纳米线108和超导体材料116的(部分地)覆盖那些纳米线(即与其直接接触)的部分形成的组合纳米线结构被描绘为单个元件，被标记为SM//SC。这种组合结构在后面的图中类似地表示和标记，并且本文中提及的“SM/SC纳米线”或“SM//SC纳米线”是指SM纳米线108和(部分地)覆盖SM纳米线108的SC材料116，除非另有说明。

为了进一步帮助说明，图2示出了在第三阶段P3期间的第一和第二纳米线108A、108B的示意性透视图，它们部分地被超导体层112的相应部分116A、116B涂覆。上述类型的阴影间隙120被示出，其紧邻第一纳米线108A并且以上述方式将第一纳米线108A与侧栅区122中的半导体层112的一部分分开。

SAG阶段P2和超导体生长阶段P3可以在真空室中进行，优选地在阶段之间不移动晶片104。这些阶段可以在高真空或超高真空条件下进行(～10

可以理解，P2阶段的SAG半导体生长和P3阶段的超导体生长都需要仔细校准的条件，以进入针对这两个阶段的相应“生长窗口”，从而分别实现预期的半导体和超导体生长。取决于材料类型，需要仔细地选择生长条件、温度和通量。例如，针对MBE(可以被用于半导体SAG阶段P2和超导体生长阶段P3)，通常衬底需要被加热到约500摄氏度或更高的温度，以清洁表面的天然氧化物。然而，在SM SAG阶段P2和SC生长阶段P3中，发生预期生长的相应温度窗口分别取决于SM材料108和SC材料112的成分。超导体原位生长/沉积，无需破坏真空。通过这种方式，SAG的表面不会在空气中被氧化并且保持清洁，直到放上SC，从而确保清洁的SM-SC界面。

SM//SC纳米线网络在其上生长的晶片104和氧化物层102可以与SM/SC纳米线网络结合在最终产品中，诸如量子电路或量子计算机，无需从最初纳米线被制造的衬底上转移纳米线。

所公开技术的实施例包括拓扑保护的量子计算电路，其包括使用这种混合的半导体和超导体区所形成的纳米线网络。

为了便于说明，图3示出了在GaAs衬底上生长的SAG InAS纳米线网络的图像。

使用SAG SM阴影壁进行原位图案化

现在本技术的实施例将被描述。

图4和图5示意性地示出了图1的方法的扩展，其中在超导体生长阶段P3中，SAG SM阴影壁408被使用，与成角度的束110结合以对SAG SM纳米结构、诸如纳米线108执行原位选择性图案化。阴影壁408用于阻止到纳米线108的被选择的表面区上的沉积。

在掩蔽阶段P1中，除了要在其中形成纳米线108的暴露区106之外，掩膜层102使与纳米线区106相邻的壁区406暴露。壁区406和纳米线区106的宽度分别由W

在本文上下文中，术语“宽度”是指该区在xy平面中的最小尺寸。暴露区106、406被示为基本上在xy平面中沿着各自的轴A

在SAG阶段P2中，晶体半导体在暴露区106、406中生长以分别在壁和纳米线区106、406中形成纳米线108和阴影壁408。纳米线108和阴影壁408分别沿纳米线轴A

在沉积阶段P3中，使用成角度的束110，如上所述地形成超导体层112。然而，束110在xy平面中具有取向，使得它入射在阴影壁408的离纳米线108最远的(多个)侧面上。由于该事实、以及束110相对于z轴具有非零入射角的事实，阴影壁阻止在上面提到的纳米线108的表面部分所在的阴影区404中的沉积。此外，阴影壁408的较大高度引起阴影区404延伸跨越纳米线108的整个宽度。这产生了一个“结”，即一段未涂覆的纳米线(即在其整个宽度上未涂覆)，该段位于纳米线106的结两端处的表面区-在图4中由参考数字404a和404b表示-之间，在结中，纳米线106部分涂覆有半导体材料112(即在其宽度上部分地被涂覆)。这可以在图4中沉积阶段P3的俯视图和示出了处于沉积阶段P3中的衬底的图5的透视图中看出。

然而应注意，阴影区408通常不必延伸跨越纳米线108的整个宽度以形成结。如上所述，纳米线108的形状和束110的角度意味着即使在阴影区域404之外的纳米线表面的部分也仅在它们的宽度上部分地涂覆(因为束110仅入射在纳米线108的一个切面上)。因此，为了形成纳米线仅在其宽度上未涂覆的结区，仅需要阴影区404延伸跨越表面区的整个宽度，否则将在该表面区上发生沉积(如果没有阴影壁408存在)。举例来说，图10示出了SAG阴影壁408的俯视图像，其限定了阴影区404，该阴影区至少近似地延伸至纳米线108的顶点1002，在垂直于其轴的平面中具有三角形轮廓。即，阴影区404延伸跨越纳米线108的面向入射束110的切面的宽度，但未延伸跨越相对的切面并且不需要这样做，因为在任何情况下都不会在该切面上发生沉积。

图6是示意性俯视图，示出了如何使用多个SAG SM阴影壁408以实现SAG SM纳米线106的更复杂的选择性图案化。

阴影壁高度：

图7是纳米线108和阴影壁408的示意性截面图，其说明了引起阴影壁408的高度超过相邻纳米线108的高度的高级原理。图7示出了垂直于纳米线轴A

图10的示例图像展示了在沉积阶段P3期间这种阴影壁408对这种纳米线108的影响。在这种情况下，阴影壁408的较大高度引起阴影区404一直延伸到纳米线108的顶点。

返回图7，纳米线108和阴影壁408在垂直于纳米线轴的平面中被示出分别具有基本上三角形和梯形的轮廓。然而，阴影壁408和纳米线108的轮廓实际上可以基于它们各自的轴A

现在将参考图8A至图9D对此进行描述。

图8A示出了相对于其晶体结构具有不同取向的纳米线的示意性横截面。同样，横截面取自垂直于纳米线A

在图8A中，纳米线轴A

在图8B中，纳米线轴A

米勒指数是一种用于表征晶体结构内的方向的既定方法，该晶体结构由其固有对称性限定。

应当理解，[1-10]和[110]方向相互垂直，因此图8A和8B的[1-10]和[100]纳米线可以形成相互垂直的纳米线网络的一部分(垂直于衬底的平面)。本文描述了包含相互垂直的纳米线的纳米线网络的两个示例。在第一个示例中，网络内的纳米线在[110]和[1-10]方向上取向(如图8A、图8B以及下面描述的图9B)。在第二个示例中，纳米线沿[010]和[100]方向取向(参见图9C和9D以及下文描述)。

可以看出，SAG[1-10]线在沿其宽度截取横截面时具有基本三角形的轮廓，而SAG[110]线具有基本上垂直的下侧表面(尽管顶部略微向内逐渐变细，直至基本上平坦的顶面)。应当理解，图8A和8B是高度示意性的。例如，虽然这些图示出[100]和[110]线的切面的角度大致相同，但实际上[100]、[010]纳米线的侧切面的角度约为45度，而[1-10]纳米线的侧切面的角度约为54.7度。

这是在SAG条件下，原子晶体结构取向对半导体大规模生长的物理效应。图9A到图9D举例说明了这种物理效应如何被利用以优化阴影壁和复杂纳米线网络的生长。

图9C示出了平面内纳米线的网络900的示意性俯视图。该网络由纳米线形成，每条纳米线位于xy平面中两个相互垂直的方向中的一个方向。这些被选择为基本上平行于分别具有米勒指数[100]和[010]的方向。

相邻的阴影壁相对于面内纳米线900的网络成45度取向，从而基本上沿着具有米勒指数的方向[110]。

图9A显示了相对于其晶体结构在不同方向上生长的SAG SM组件的俯视图像。左图示出了SAG SM组件，其外侧(侧面)在xy平面中与[100]和[010]方向对齐。可以看出，所有四个边都逐渐向内变细。因此，当横截面垂直于[100]或[010]轴时，组件将具有梯形轮廓。该组件具有基本上平坦的顶面，因为在达到其最大高度之前，SAG条件已被终止。如果SAG阶段持续足够长的时间用于使组件达到其最大高度，则它在两个横截面中都将具有三角形轮廓。返回图9C，因此很明显网络900中的纳米线在[010]和[100]方向上将具有三角形轮廓，假设它们一直生长到它们的最大高度。

图9A的右侧图像示出了在xy平面中具有分别与[110]和[1-10]方向对齐的外侧的半导体组件。可以看出，组件在[1-10]方向上的横截面将具有基本上梯形的轮廓，这是因为平行于[1-10]方向延伸的侧面逐渐向内逐渐变细。此外，如果组件长到最大高度，其将变成三角形：实际上，这可以在图9B的左侧图像中被看到，该图像示出了纳米线的侧视图，其轴在[1-10]方向并且已经生长到其最大高度。

然而，返回到图9A的右侧图像，可以看出，相比之下，如果垂直于[110]轴截取横截面，则轮廓会有所不同。这是因为平行于[110]方向延伸的侧面没有逐渐向内逐渐变细。为了说明这一点，图9B中的右侧图像示出了半导体组件的侧视图，其轴平行于[110]方向。可以看出，平行于[110]方向延伸的侧面(侧表面)在半导体组件的底部基本上垂直，然后逐渐变细直至平坦的顶面。

现在返回到图9A，可以看到平行于[110]方向的阴影壁的侧面将基本上垂直(即如图9B的右侧图像所示)-与位于[100]和[010]方向的纳米线的逐渐变细的侧面相反。这样做的一个好处是，所生成的阴影结将具有直的SC，而不是逐渐变细或成角度的SC，因此所生成的阴影区的宽度(阴影宽度)在导线的顶部和底部是相同的。也就是说，阴影壁的垂直侧表面引起阴影区404的边界基本上垂直于纳米线A

这在图9D中示意性地被示出，图9D示出了图9C的在沉积阶段中的布置的透视图。阴影壁408中所限定的阴影区由叠加在透视图上的白色虚线表示。

从上面的描述中可以明显看出，晶体半导体部件(纳米线和智能壁)的相对晶体取向由掩膜图案所确定，特别是衬底平面中暴露区的相对取向所确定。半导体的“绝对”结晶取向由晶片104本身的晶体结构所确定，其中半导体在该晶片上选择性生长。选择性区域生长是外延的，这意味着在SAG阶段中沉积的每个原子都遵循与晶片104的现有原子相同的模式。因此，半导体材料的结晶取向将匹配晶片104的结晶取向。因此，[100]和[010]纳米线可以垂直于晶体片104本身的[100]和[010]方向而生长(即，由晶片104的壳结构所限定)，而[110]和[1-10]纳米线可以垂直于晶体片104的[110]和[1-10]方向而生长。这意味着纳米线108和阴影壁408的预期的垂直轮廓可以通过暴露区的适当取向而实现，在该暴露区中它们相对于晶片104的晶体结构生长。

由此所生成的SM/SC纳米结构-即纳米线108或这种纳米线的网络部分涂覆有超导体112-可以被结合到计算机设备中，例如量子计算机。SM/SC纳米结构构成计算机设备的操作计算组件，其是可控制的(例如，通过一个或多个门)以执行有用的计算操作。在量子计算机的情况下，这些可能是通过操纵量子位来实现的量子计算。就SM/SC纳米线而言下，量子位通常体现为承载在SC/SM纳米线中的准粒子的纠缠量子态。相比之下，阴影壁408可以完全从计算机设备中排除(在可行的情况下)，或者它可以被结合到计算机设备中但是作为不执行任何有用计算操作的虚拟组件。假设阴影壁408与SM/SC纳米线通过足够的距离被分开，前者不会显著地干扰后者的操作。

本公开的其他方面及其示例实施例在下文中被阐述。

请注意，本公开的上述第一方面提供了一种半导体制造方法，该方法包括：在掩蔽阶段中，在衬底上形成掩膜层，其中掩膜层使衬底的至少一个壁区和至少一个组件区暴露，组件区在衬底的平面中与壁区相邻；在选择性区域生长(SAG)阶段中，在衬底的暴露区中诱导晶体半导体的选择性区域生长，其中壁区和组件区在衬底的平面中具有引起由壁区中的晶体半导体形成的阴影壁组件的相对尺寸，以在组件区中生长到高于由晶体半导体形成的设备组件的高度；以及在沉积阶段中，使用沉积束在设备组件上选择性地沉积沉积材料层，沉积束具有相对于衬底的平面的法线的非零入射角和在衬底的平面中的取向，使得阴影壁组件阻止沉积材料在与阴影壁组件相邻的设备组件的表面区上的沉积。

表面区是设备组件的表面部分，其位于由阴影壁组件所限定的阴影区中。

实施例中，设备组件可以是位于衬底平面内的纳米线。

纳米线可以是由晶体半导体形成的纳米线网络的一部分，纳米线的网络位于衬底的平面中。

阴影壁的高度可以在数目上超过纳米线的高度，使得在延伸跨越纳米线的整个宽度的结区中没有沉积发生，结区包括表面区，在表面区上沉积被阴影壁阻止。

这并不是说阴影区必然延伸跨越纳米线的整个宽度(但也不排除这种可能性)，因为可能存在纳米线的一个区，由于束的入射角和平面取向，在该区上无论如何都不会发生沉积。

例如，纳米线可以具有至少两个相对切面，并且束的入射角和取向使得沉积仅发生在这些切面的第一切面上，其中阴影壁组件最靠近第一切面地定位，使得表面区从最靠近阴影壁组件的纳米线的底部跨越第一切面的整个宽度延伸至最靠近阴影壁的第二切面的至少一个边界。阻止沉积的表面区可能位于由阴影壁组件所限定的阴影区内，其中阴影区可以跨越第一切面的整个宽度延伸到至少第二切面的边界、但不跨越纳米线的整个宽度而延伸，结区包括阴影区内的表面区和阴影区外的第二切面的另一表面区，但在任何情况下都不会在其上发生沉积(以示例的方式参考图10，以及以文的描述)。

沉积材料可以是超导体材料。

SAG阶段可以在设备组件达到最大组件高度后继续(也就是说，SAG增长条件可能会保持)，其中阴影壁组件的高度继续增长直到SAG阶段被终止，同时设备组件的高度保持基本上固定。

最大组件高度可以由组件区的宽度和组件区在衬底的平面中相对于晶体半导体的晶体结构的取向而被限定。

SAG阶段可以在阴影壁达到最大壁高度之前被终止，使得阴影壁具有基本上平坦的上表面，上表面基本上平行于衬底的平面。

最大壁高度由壁区的宽度和壁区相对于晶体半导体的晶体结构的取向而被限定。

衬底可以在SAG阶段中被布置，使得组件区具有相对于晶体半导体的晶体结构的取向，使得设备组件形成具有跨越设备组件宽度的基本上三角形的轮廓组成。

衬底可以在SAG阶段中被布置，使得壁区具有相对于晶体半导体的晶体结构的取向，引起壁组件形成具有两个基本上竖直的侧表面。

SAG阶段可以是外延的，使得被沉积的晶体半导体的晶体结构具有与衬底的、形成于其上的晶体结构取向相匹配的取向。在这种情况下，可以通过暴露区相对于被暴露的衬底的晶体结构的适当取向来实现预期的轮廓。

设备组件可以是细长组件，其沿着设备组件位于衬底的平面内的轴延伸，其中阴影壁的竖直侧表面相对于细长设备组件而被定位，使得阴影壁阻止沉积的表面区具有基本上垂直于设备组件的轴的边界。

壁区的宽度可以大于组件区的宽度。

壁区和组件区可以沿各自的轴线延伸，该轴线垂直于它们在衬底平面中的宽度。

壁区和组件区可以是不连续的。

在上述第二方面的实施例中(或者实际上，在本公开的任何方面中)，计算组件可以包含至少一个量子位，其是可控制的以执行量子计算。

半导体掩膜壁具有的高度(在垂直于衬底平面的方向上延伸)可以高于掩膜区内的半导体纳米结构的表面部分。

半导体纳米结构可以包括位于衬底平面中的纳米线或纳米线网络。

本公开的第三方面提供了一种用沉积材料选择性地图案化半导体纳米结构的方法，半导体纳米设备部分涂覆有用于进行拓扑量子计算的超导体材料，该方法包括：在掩蔽阶段中，在衬底上形成掩膜层，其中掩膜层使衬底的至少一个壁区和至少一个组件区暴露，组件区在衬底的平面中与所述壁区相邻；在选择性区域生长(SAG)阶段中，在衬底的暴露区中诱导晶体半导体的选择性区域生长；以及在沉积阶段中，使用沉积束在半导体纳米设备上选择性地沉积沉积材料层，沉积束具有相对于衬底的平面的法线的非零入射角和在衬底的平面中的取向，使得阴影壁组件防止超导体材料沉积在由阴影壁组件所限定的阴影区内的半导体纳米结构的表面部分上，阴影壁组件和半导体纳米结构均从SAG阶段中的晶体半导体材料分别在壁区和至少一个组件区中形成，其中壁区和组件区在衬底平面中具有相对尺寸，这引起阴影壁在垂直于衬底平面的方向上的范围超过了阴影壁阻止沉积的表面部分的范围。

所公开的方法、装置和系统不应被解释为以任何方式进行限制。来自任何示例的技术可以与在任何一个或多个其他示例中描述的技术组合。鉴于可以应用所公开技术的原理的许多可能的实施例，应当认识到，所示出的实施例是所公开技术的示例并且不应被视为对所公开技术的范围的限制。尽管已经以特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上述特定特征和动作被公开为实现权利要求的示例形式。