半导体装置及形成半导体装置的方法

技术领域

本揭露是关于一种半导体装置及形成半导体装置的方法。

背景技术

半导体装置用于多种电子应用，诸如例如个人计算机、手机、数字摄影机及其他电子装备中。半导体装置通常通过以下操作来制造：在半导体基板上方依序沉积绝缘或介电层、导电层及半导体材料层，及使用微影来使各种材料层图案化以在基板上形成电路组件及元件。

半导体行业通过最小特征尺寸上的连续减小而继续改良各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的整合密度，此情形允许更多组件整合至给定区域中。然而，随着最小特征尺寸被减小，应解决的额外问题出现。

发明内容

根据本揭露的一些实施例，一种形成半导体装置的方法包括：在基板上方沉积虚设半导体层及第一半导体层；在虚设半导体层的侧壁上形成间隔物；在基板中形成第一磊晶材料；暴露虚设半导体层及第一磊晶材料，其中暴露虚设半导体层及第一磊晶材料包括薄化基板的背侧；蚀刻虚设半导体层以暴露第一半导体层，其中间隔物在蚀刻虚设半导体层同时保留于第一半导体层的末端部分上方且与末端部分接触；使用间隔物作为遮罩来蚀刻第一半导体层的数个部分；及用背侧通孔替换第二磊晶材料及第一磊晶材料，背侧通孔电耦接至第一晶体管的源极/漏极区。

根据本揭露的又一实施例，一种形成半导体装置的方法包括：在半导体基板上方沉积虚设半导体层；在虚设半导体层上方沉积第一半导体层；在半导体基板中形成虚设背侧通孔，其中虚设背侧通孔延伸通过虚设半导体层及第一半导体层，且其中间隔物隔离虚设背侧通孔与虚设半导体层；蚀刻半导体基板的背侧以暴露虚设背侧通孔、间隔物及虚设半导体层；移除虚设半导体层以暴露第一半导体层；通过使用间隔物作为蚀刻遮罩蚀刻第一半导体层来在第一半导体层中形成空腔；及用导电材料替换虚设背侧通孔以形成背侧通孔。

根据本揭露的另一实施例，一种半导体装置包括：第一装置层中的第一晶体管结构；第一装置层的前侧上的前侧互连结构；第一装置层的背侧上的第一介电层；及背侧通孔，背侧通孔延伸通过第一介电层至第一晶体管结构的源极/漏极区，其中背侧通孔的下部部分与第一半导体层的第一侧壁直接接触，且其中第一介电层延伸通过第一半导体层。

附图说明

本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。

图1图示根据一些实施例的三维视图中纳米结构场效晶体管(nanostructurefield-effect transistor；nano-FET)的实例；

图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图13E、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图28D、图29A、图29B、图29C、图29D、图30A、图30B、图30C、图31A、图31B、图31C、图32A、图32B、图32C、图33A、图33B、图33C、图34A、图34B、图34C、图35A、图35B及图35C为根据一些实施例的纳米FET的制造中中间阶段的横截面视图。

【符号说明】

2:间隙

50:基板

50N:n型区

50P:p型区

51:第一半导体层

51A:第一半导体层

51B:第一半导体层

51C:第一半导体层

52:第一纳米结构

52A:第一纳米结构

52B:第一纳米结构

52C:第一纳米结构

53:第二半导体层

53A:第二半导体层

53B:第二半导体层

53C:第二半导体层

53D:第二半导体层

54:第二纳米结构

54A:第二纳米结构

54B:第二纳米结构

54C:第二纳米结构

54D:第二纳米结构

55:纳米结构

57:虚设半导体层

58:虚设纳米结构

64:多层堆叠

66:鳍片

68:浅沟槽隔离(STI)区

70:虚设介电层

71:虚设栅极介电质

72:虚设栅极层

74:遮罩层

76:虚设栅极

78:遮罩

80:第一间隔物层

81:第一间隔物

82:第二间隔物层

83:第二间隔物

86:第一凹部

87:第二凹部

88:侧壁凹部

90:第一内部间隔物

91:第一磊晶材料

92:第一磊晶源极/漏极区

92A:第一半导体材料层

92B:第二半导体材料层

92C:第三半导体材料层

93:第二磊晶材料

94:触点蚀刻停止层(CESL)

95:第二磊晶源极/漏极区

95A:第一半导体材料层

95B:第二半导体材料层

95C:第三半导体材料层

96:第一层间介电质(ILD)

97:间隙

98:第三凹部

100:栅极介电层

102:栅极电极

104:栅极遮罩

106:第二层间介电质(ILD)

108:第四凹部

109:晶体管结构

110:第一硅化物区

112:源极/漏极触点

114:栅极触点

120:前侧互连结构

122:第一导电特征

124:第一介电层

125:介电层

128:第五凹部

129:介电衬里

130:背侧通孔

131:第二硅化物区

132:介电层

133:第一衬里层

134:导电接线

135:第二衬里层

136:背侧互连结构

138:介电层

140:第二导电特征

144:钝化层

146:凸块下金属

148:外部连接器

150:第一载体基板

152:接合层

152A:第一接合层

152B:第二接合层

200:空腔

202:介电衬里

204:底部抗反射涂布(BARC)层

D1:深度

D2:距离

H1:厚度

T1:厚度

T2:厚度

W1:宽度

W2:宽度

W3:宽度

具体实施方式

以下揭示内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些组件及配置仅为实例且并非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。

另外，空间相对术语，诸如“……下面”、“下方”、“下部”、“……上方”、“上部”及类似者本文中可出于易于描述而使用以描述如诸图中图示的一个元素或特征与另一(些)元素或特征的关系。空间相对术语意欲涵盖装置的使用或操作中的除了诸图中描绘的定向外的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述词可同样经因此解释。

各种实施例提供应用至但不限于在半导体装置中形成背侧通孔的方法及包括背侧通孔的半导体装置。方法包括在纳米片材堆叠的最顶层上形成虚设半导体层。虚设半导体层形成于侧壁间隔物之间。虚设半导体层被蚀刻穿过，使得纳米片材堆叠的最顶层的末端部分保留通过侧壁间隔物覆盖。纳米片材堆叠的最顶层的中间部分接着被移除，同时使用侧壁间隔物来遮蔽最顶层的末端部分。本文中所揭示的一或多个实施例的有利特征可包括减小在蚀刻制程期间对磊晶源极/漏极区与纳米片材堆叠的下伏于纳米片材堆叠的最顶层的数个层之间的界面的损害。此外，在蚀刻制程期间，纳米片材的最顶层可沿着首选方向来蚀刻，这些首选方向留下纳米片材堆叠的最顶层的末端部分。纳米片材堆叠的最顶层的剩余末端部分提供保护免受由对磊晶源极/漏极区与纳米片材堆叠的下伏层之间的界面的过度蚀刻引起的损害。本文中所揭示的实施例可允许较大制程窗，且因此允许在形成背侧通孔期间的更大制程可变性，从而引起制造良率的增大。另外，因为对磊晶源极/漏极区与纳米片材堆叠的下伏于纳米片材堆叠的最顶层下方的通道层之间的界面的减小的损害，本文中所描述的实施例具有静电放电的减小的易损性且可并入于静电敏感装置(electrostatic-sensitive devices；ESD)中。

本文中论述的一些实施例在包括纳米FET的IC晶粒的情形下描述。然而，替代纳米FET或与纳米FET相组合，各种实施例可应用至包括其他类型的晶体管(例如，鳍片式场效晶体管(fin field effect transistor；FinFET)、平面晶体管，或类似者)的IC晶粒。

图1图示根据一些实施例的三维视图中的纳米FET(例如，纳米导线FET、纳米片材FET或类似者)的实例。纳米FET包含基板50(例如，半导体基板)上的鳍片66上方的纳米结构55(例如，纳米片材、纳米导线或类似者)，其中纳米结构55充当纳米FET的通道区。纳米结构55可包括p型纳米结构、n型纳米结构或前述两者的组合。浅沟槽隔离(Shallow trenchisolation；STI)区68设置于邻近鳍片66之间，这些邻近鳍片可在相邻STI区68上方且自相邻STI区之间突出。尽管STI区68描述/图示为与基板50分离，但如本文中所使用，术语“基板”可单独指半导体基板或可指半导体基板与STI区的组合。另外，尽管鳍片66的底部部分图示为单独的、与基板50连续的材料，但鳍片66及/或基板50的底部部分可包含单一材料或多种材料。在此情形下，鳍片66指在相邻STI区68之间延伸的部分。

栅极介电层100在鳍片66的顶表面上方且沿着纳米结构55的顶表面、侧壁及底表面。栅极电极102在栅极介电层100上方。第一磊晶源极/漏极区92及第二磊晶区95在栅极介电层100及栅极电极102的相对侧上设置于鳍片66上。

图1进一步图示用于后续诸图中的参考横截面。横截面A-A’是沿着栅极电极102的纵向轴线且在一方向上，该方向例如垂直于纳米FET的第一磊晶源极/漏极区92或第二磊晶源极/漏极区95之间的电流流动的方向。横截面B-B’平行于横截面A-A’且延伸通过多个纳米FET的第一磊晶源极/漏极区92或第二磊晶源极/漏极区95。横截面C-C’垂直于横截面A-A’且平行于纳米FET的鳍片66的纵向轴线，且在例如纳米FET的第一磊晶源极/漏极区92或第二磊晶源极/漏极区95之间的电流流动的方向上。为了清楚，后续诸图参考这些参考横截面。

本文中所论述的一些实施例在使用后栅极制程(gate-last process)形成的纳米FET的情形下予以论述。在其他实施例中，可使用先栅极制程(gate-first process)。又，一些实施例预期到用于诸如平面FET的平面装置或用于鳍片场效晶体管(fin field-effecttransistor；FinFET)中的态样。

图2至图35C为根据一些实施例的纳米FET的制造中中间阶段的横截面图。图2至图5、图6A、图7A、图8A、图9A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A及图35A图示在图1中图示的参考横截面A-A’。图6B、图7B、图8B、图9B、图12B、图13B、图13D、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B及图35B图示在图1中图示的参考横截面B-B’。图6C、图7C、图8C、图9C、图10、图11A、图11B、图12C、图13C、图13E、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图28D、图29C、图29D、图30C、图31C、图32C、图33C、图34C及图35C图示在图1中图示的参考横截面C-C’。

在图2中，设置基板50。基板50可为半导体基板，诸如块体半导体、绝缘体上半导体(semiconductor-on-insulator；SOI)基板或类似者，该基板可经掺杂(例如，运用p型或n型掺杂剂)或未经掺杂。基板50可为晶圆，诸如硅晶圆。大体而言，SOI基板为形成于绝缘体层上的半导体材料层。绝缘体层可为例如嵌埋氧化物(buried oxide；BOX)层、氧化硅层或类似者。绝缘体层设置于基板上，通常硅或玻璃基板上。亦可使用诸如多层或梯度分布基板的其他基板。在一些实施例中，基板50的半导体材料可包括：硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟，及/或磷砷化镓铟；或其组合。

基板50具有n型区50N及p型区50P。n型区50N可用于形成n型装置，诸如NMOS晶体管，例如n型纳米FET；且p型区50P可用于形成p型装置，诸如PMOS晶体管，例如p型纳米FET。n型区50N可与p型区50P实体分离(如通过分隔器20所图示)，且任何数量装置特征(例如，其他主动装置、经掺杂区、隔离结构等)可设置于n型区50N与p型区50P之间。尽管一个n型区50N及一个p型区50P予以图示，但可提供任何数量n型区50N及p型区50P。

另外，在图2中，多层堆叠64形成于基板50上方。多层堆叠64包括第一半导体层51A至51C的交替层(统称为第一半导体层51)及第二半导体层53A至53D的交替层(统称为第二半导体层53)。多层堆叠亦包括虚设半导体层57。出于图示的目的且如下文更详细地论述，第一半导体层51A、51B及51C将被移除，且第二半导体层53A、53B及53C将经图案化以在n型区50N及p型区50P中形成纳米FET的通道区。然而，在一些实施例中，第一半导体层51A、51B及51C可被移除，且第二半导体层53A、53B及53C可经图案化以在n型区50N中形成纳米FET的通道区，且第二半导体层53A、53B及53C可经移除且第一半导体层51A、51B及51C可经图案化以在p型区50P中形成纳米FET的通道区。在一些实施例中，第二半导体层53A、53B及53C可被移除，且第一半导体层51A、51B及51C可经图案化以在n型区50N中形成纳米FET的通道区，且第一半导体层51A、51B及51C可经移除且第二半导体层53A、53B及53C可经图案化以在p型区50P中形成纳米FET的通道区。在一些实施例中，第二半导体层53A、53B及53C可被移除，且第一半导体层51A、51B及51C可经图案化以在n型区50N中及p型区50P两者中形成纳米FET的通道区。

出于图示性目的，多层堆叠64图示为包括第一半导体层51的三个层，及第二半导体层53的四个层。在一些实施例中，多层堆叠64可包括任何数量第一半导体层51及第二半导体层53。多层堆叠64的数个层中的每一者可使用诸如以下各者的制程来磊晶生长：化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、气相磊晶生长(vapor phase epitaxy；VPE)、原子束磊晶生长(molecular beamepitaxy；MBE)或类似者。在各种实施例中，第一半导体层51及虚设半导体层57可由适合于p型纳米FET的第一半导体材料，诸如硅锗或类似者形成；且第二半导体层53可由适合于n型纳米FET的第二半导体材料，诸如硅、碳化硅或类似者形成。出于图示性目的，多层堆叠64图示为具有适合于p型纳米FET的最顶半导体层。在一些实施例中，多层堆叠64可经形成，使得最底层为适合于n型纳米FET的半导体层。

第一半导体材料及第二半导体材料可为相对于彼此具有高蚀刻选择性的材料。因此，第一半导体材料的第一半导体层51及虚设半导体层57可在不显著移除第二半导体材料的第二半导体层53的情况下被移除，借此允许第二半导体层53A、53B及53C被图案化以形成纳米FET的通道区。类似地，在第二半导体层53经移除且第一半导体层51A、51B及51C经图案化以形成通道区的实施例中，第二半导体材料的第二半导体层53可在不显著移除第一半导体材料的第一半导体层51的情况下被移除，借此允许第一半导体层51A、51B及51C经图案化以形成纳米FET的通道区。

现参看图3，根据一些实施例，鳍片66形成于基板50中，且纳米结构55形成于多层堆叠64中。在一些实施例中，纳米结构55及鳍片66可分别通过在多层堆叠64及基板50中蚀刻出沟槽而形成于多层堆叠64及基板50中。蚀刻可为任何适当的蚀刻制程，诸如反应性离子蚀刻(reactive ion etch；RIE)、中子束蚀刻(neutral beam etch；NBE)、类似者或其组合。蚀刻可为各向异性的。通过蚀刻多层堆叠64形成纳米结构55可进一步界定来自虚设半导体层57的虚设纳米结构58，自第一半导体层51界定第一纳米结构52A至52C(统称为第一纳米结构52)，且自第二半导体层53界定第二纳米结构54A至54D(统称为第二纳米结构54)。第一纳米结构52、虚设纳米结构58及第二纳米结构54可被统称为纳米结构55。在一些实施例中，虚设纳米结构58可具有在自约3nm至约5nm的范围内的厚度T1，且第二纳米结构54D可具有在自约6nm至约7nm的范围内的厚度T2。

鳍片66及纳米结构55可通过任何合适方法来图案化。举例而言，鳍片66及纳米结构55可使用一或多种光微影术制程，包括双重图案化或多重图案化制程来图案化。大体而言，双重图案化或多重图案化制程组合光微影术及自对准制程，从而允许图案被产生，这些图案相较于使用单一直接光微影术制程以其他方式可获得的图案具有例如较小间距。举例而言，在一个实施例中，牺牲层形成于基板上方，且使用光微影术制程来图案化。间隔物使用自对准制程沿着经图案化的牺牲层来形成。牺牲层接着经移除，且剩余间隔物可接着用于使鳍片66图案化。

图3出于图示性目的图示n型区50N及p型区50P中的鳍片66为具有大体上相等的宽度。在一些实施例中，n型区50N中的鳍片66的宽度相较于p型区50P中的鳍片66可较大或较小。另外，虽然鳍片66及纳米结构55中的每一者图示为具有一致宽度产出率，但在其他实施例中，鳍片66及/或纳米结构55可具有渐缩侧壁，使得鳍片66及/或纳米结构55中每一者的宽度在朝向基板50的方向上连续地增大。在此类实施例中，纳米结构55中的每一者可具有不同宽度且形状为梯形。

在图4中，浅沟槽隔离区(shallow trench isolation；STI)区68相邻于鳍片66形成。STI区68可通过在基板50、鳍片66及纳米结构55上方且相邻鳍片66之间沉积绝缘材料来形成。绝缘材料可为诸如氧化硅的氧化物、氮化物、类似者或其组合，且可通过高密度电浆CVD(high-density plasma CVD；HDP-CVD)、流动性CVD(flowable CVD；FCVD)、类似者或其组合来形成。通过任何适当的制程形成的其他绝缘材料可予以使用。在所图示实施例中，绝缘材料为通过FCVD制程形成的氧化硅。一旦形成了绝缘材料，退火制程便可予以执行。在一实施例中，绝缘材料经形成，使得过量绝缘材料覆盖纳米结构55。尽管绝缘材料图示为单一层，但一些实施例可利用多个层。举例而言，在一些实施例中，衬里(并未分离地图示)可首先沿着基板50、鳍片66及纳米结构55的表面形成。其后，诸如上文论述的彼等的填充材料可形成于衬里上方。

移除制程接着应用至绝缘材料以移除纳米结构55上方的过量绝缘材料。在一些实施例中，诸如化学机械研磨(chemical mechanical polish；CMP)、回蚀制程、其组合或类似者的平坦化制程可予以利用。平坦化制程暴露纳米结构55，使得纳米结构55及绝缘材料的顶表面在平坦化制程完成之后为平齐的。

绝缘材料接着经凹陷以形成STI区68。绝缘材料经凹陷，使得n型区50N及p型区50P中鳍片66的上部部分自相邻STI区68之间突出。另外，STI区68的顶表面如所图示可具有平坦表面、凸起表面、凹陷表面(诸如，碟形)，或其组合。STI区68的顶表面可通过适当蚀刻形成为平坦的、凸起的及/或凹陷的。STI区68可使用适当的蚀刻制程，诸如对于绝缘材料的材料为选择性的制程(例如，相较于鳍片66及纳米结构55的材料以更快速度蚀刻绝缘材料的材料)凹陷。举例而言，使用例如稀释氟化氢(dilute hydrofluoric；dHF)的氧化物移除可予以使用。

上文关于图2至图4描述的制程为鳍片66及纳米结构55可如何形成的仅一个实例。在一些实施例中，鳍片66及/或纳米结构55可使用遮罩及磊晶生长制程来形成。举例而言，介电层可形成于基板50的顶表面上方，且沟槽可蚀刻穿过介电层以暴露下伏的基板50。磊晶结构可磊晶生长于沟槽中，且介电层可经凹陷，使得磊晶结构自介电层突出以形成鳍片66及/或纳米结构55。磊晶结构可包含上文论述的交替半导体材料，诸如第一半导体材料及第二半导体材料。在磊晶结构经磊晶生长的一些实施例中，磊晶生长材料可在生长期间可原地进行掺杂，此情形可消除先前及/或后续布植，尽管原地且布植掺杂可一起使用。

另外，仅出于图示目的，第一半导体层51(及所得第一纳米结构52)及第二半导体层53(及所得第二纳米结构54)本文中予以图示且论述为在p型区50P及n型区50N中包含相同材料。因此，在一些实施例中，第一半导体层51及第二半导体层53中的一或两者可为不同材料，或以不同次序形成于p型区50P及n型区50N中。

另外，在图4中，适当井(并未分离地图示)可形成于鳍片66、纳米结构55及/或STI区68中。在具有不同井类型的实施例中，针对n型区50N及p型区50P的不同布植步骤可使用光阻剂或其他遮罩(并未分离地图示)来达成。举例而言，光阻剂可形成于n型区50N及p型区50P中的鳍片66及STI区68上方。光阻剂经图案化以暴露p型区50P。光阻剂可通过使用旋涂技术来形成，且可使用适当的光微影术技术来图案化。一旦光阻剂经组图案化，n型杂质布植在p型区50P中执行，且光阻剂可充当遮罩以实质上防止n型杂质布植至n型区50N中。n型杂质可为布植于区中的磷、砷、锑或类似者达在自约10

在对p型区50P进行布植之后或之前，光阻剂或其他遮罩(并未分离地图示)形成于p型区50P及n型区50N中的鳍片66、纳米结构55及STI区68上方。光阻剂经图案化以暴露n型区50N。光阻剂可通过使用旋涂技术来形成，且可使用适当的光微影术技术来图案化。一旦光阻剂经组图案化，p型杂质布植便可在n型区50N中执行，且光阻剂可充当遮罩以实质上防止p型杂质布植至p型区50P中。p型杂质可为布植于区中的硼、氟化硼、铟或类似者达在自约10

在n型区50N及p型区50P的布植之后，退火可经执行以修复布植损害且使经布植的p型及/或n型杂质活化。在一些实施例中，磊晶鳍片的生长材料可在生长期间原地进行掺杂，其可消除先布植，尽管原地且布植掺杂可一起使用。

在图5中，虚设介电层70形成于鳍片66及/或纳米结构55上。虚设介电层70可例如为氧化硅、氮化硅、其组合或类似者，且可根据适当的技术来沉积或热生长。虚设栅极层72形成于虚设介电层70上方，且遮罩层74形成于虚设栅极层72上方。虚设栅极层72可沉积于虚设介电层70上方，且接着诸如通过CMP来平坦化。遮罩层74可沉积于虚设栅极层72上方。虚设栅极层72可为导电或非导电材料，且可选自包括以下各者的群组：非晶硅、多晶硅(polycrystalline-silicon、polysilicon)、多晶硅锗(poly-crystalline silicon-germanium、poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属。虚设栅极层72可通过物理气相沉积(physical vapor deposition；PVD)、CVD、溅镀沉积或用于沉积所选择材料的其他技术来沉积。虚设栅极层72可由自隔离区的蚀刻具有高蚀刻选择性的其他材料制成。遮罩层74可包括例如氮化硅、氮氧化硅或类似者。在此实例中，单一虚设栅极层72及单一遮罩层74越过n型区50N及p型区50P形成。请注意，仅出于图示性目的，虚设介电层70绘示为覆盖仅鳍片66及纳米结构55。在一些实施例中，虚设介电层70可经沉积，使得虚设介电层70覆盖STI区68，使得虚设介电层70在虚设栅极层72与STI区68之间延伸。

图6A至图21C图示制造实施例装置中的各种额外步骤。图6A至图21C图示n型区50N或p型区50P中的特征。在图6A至图6C中，遮罩层74(参见图5)可使用适当的光微影术及蚀刻技术来图案化以形成遮罩78。遮罩78的图案可转印至虚设栅极层72及虚设介电层70以分别形成虚设栅极76及虚设栅极介电质71。虚设栅极76覆盖鳍片66的每一通道区。遮罩78的图案可用以实体分离虚设栅极76中的每一者与相邻虚设栅极76。虚设栅极76亦可具有大体上垂直于每一鳍片66的纵向方向的纵向方向。

在图7A至图7C中，第一间隔物层80及第二间隔物层82形成于图示于图6A至图6C中的结构上方。第一间隔物层80及第二间隔物层82将随后经图案化以充当用于形成自对准源极/漏极区的间隔物。在图7A至图7C中，第一间隔物层80形成于STI区68的顶表面；鳍片66、纳米结构55及遮罩78的顶表面及侧壁；及虚设栅极76及虚设栅极介电质71的侧壁上。第二间隔物层82沉积于第一间隔物层80上方。第一间隔物层80可使用诸如热氧化的技术由氧化硅、氮化硅、氮氧化硅或类似者形成，或通过CVD、ALD或类似者来沉积。第二间隔物层82可由相较于第一间隔物层80的材料不同的蚀刻速度的材料，诸如氧化硅、氮化硅、氮氧化硅或类似者形成，且可通过CVD、ALD或类似者沉积。

在形成第一间隔物层80之后且在形成第二间隔物层82之前，经轻度掺杂源极/漏极(lightly doped source/drain；LDD)区(并未分离地图示)的布植可予以执行。在具有不同装置类型的实施例中，类似于上文在图4中论述的布植，诸如光阻剂的遮罩可形成于n型区50N上方，同时暴露p型区50P，且适当类型(例如，p型)杂质可布植至p型区50P中的暴露鳍片66及纳米结构55中。可接着移除遮罩。随后，诸如光阻剂的遮罩可形成于p型区50P上方，同时暴露n型区50N，且适当类型(例如，n型)杂质可布植至n型区50N中的暴露鳍片66及纳米结构55中。可接着移除遮罩。n型杂质可具有先前论述的n型杂质中的任一者，且p型杂质可为先前论述的p型杂质中的任一者。轻度掺杂源极/漏极区可具有在自约1x10

在图8A至图8C中，第一间隔物层80及第二间隔物层82经蚀刻以形成第一间隔物81及第二间隔物83。如下文将更详细地论述，在后续处理期间，第一间隔物81及第二间隔物83起作用以自对准随后形成的源极漏极区以及保护鳍片66及/或纳米结构55的侧壁。第一间隔物层80及第二间隔物层82可使用合适蚀刻制程，诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻制程)或类似者来蚀刻。在一些实施例中，第二间隔物层82的材料相较于第一间隔物层80的材料具有不同蚀刻速度，使得第一间隔物层80在图案化第二间隔物层82时可充当蚀刻停止层，且使得第二间隔物层82在图案化第一间隔物层80时可充当遮罩。举例而言，第二间隔物层82可使用各向异性蚀刻制程来蚀刻，其中第一间隔物层80充当蚀刻停止层，其中第二间隔物层82的剩余部分形成第二间隔物83，如图8B中所图示。其后，第二间隔物83充当遮罩，同时蚀刻第一间隔物层80的暴露部分，借此形成第一间隔物81，如图8B及图8C中所图示。

如图8B中所图示，第一间隔物81及第二间隔物83设置于鳍片66及/或纳米结构55的侧壁上。如图8C中所图示，在一些实施例中，相邻于遮罩78、虚设栅极76及虚设栅极介电质71的第二间隔物层82自第一间隔物层80上方移除，且第一间隔物81设置于遮罩78、虚设栅极76及虚设栅极介电质71的侧壁上。在其他实施例中，相邻于遮罩78、虚设栅极76及虚设栅极介电质71的第二间隔物层82的一部分仍保留于第一间隔物层80上方。

请注意，以上揭示内容大体上描述形成间隔物及LDD区的制程。可使用其他制程及序列。举例而言，可利用较少或额外间隔物，可利用不同序列的步骤(例如，第一间隔物81可在沉积第二间隔物层82之前经图案化)，额外间隔物可经形成且移除，及/或类似者。此外，n型及p型装置可使用不同结构及步骤来形成。

在图9A至图9C中，根据一些实施例，第一凹部86及第二凹部87形成于纳米结构55中。磊晶材料及磊晶源极/漏极区将随后形成于第一凹部86及第二凹部87中。第一凹部86及第二凹部87可延伸通过第一纳米结构52、虚设纳米结构58及第二纳米结构54。如图9B中所图示，STI区68的顶表面可与第一凹部86及第二凹部87的底表面平齐。在各种实施例中，纳米结构55可经蚀刻，使得第一凹部86及第二凹部87的底表面设置于STI区68或类似者的顶表面下方。

第一凹部86及第二凹部87可通过使用各向异性蚀刻制程，诸如RIE、NBE或类似者蚀刻纳米结构55来形成。第一间隔物81、第二间隔物83及遮罩78在用以形成第一凹部86及第二凹部87的蚀刻制程期间遮蔽鳍片66、纳米结构55及基板50的数个部分。单一蚀刻制程或多个蚀刻制程可用以蚀刻纳米结构55的每一层。定时蚀刻制程可用以在第一凹部86及第二凹部87达到所要深度之后停止蚀刻。第二凹部87可通过与用以蚀刻第一凹部86相同的制程来蚀刻。

在图10中，通过第一凹部86及第二凹部87暴露的由第一半导体材料形成的多层堆叠64的数个层的侧壁的数个部分(例如，第一纳米结构52及虚设纳米结构58)经蚀刻以形成侧壁凹部88。尽管相邻于侧壁凹部88的第一纳米结构52及虚设纳米结构58的侧壁在图10中图示为笔直的，但侧壁可为凹陷或凸起的。侧壁可使用各向同性蚀刻制程，诸如湿式蚀刻或类似者来蚀刻。在第一纳米结构52及虚设纳米结构58包括例如SiGe且第二纳米结构54包括例如Si或SiC的实施例中，运用氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH

在图11A中，第一内部间隔物90形成于侧壁凹部88中。第一内部间隔物90可通过将内部间隔物层(未分离地图示)沉积于图示于图10中的结构上方来形成。第一内部间隔物90充当随后形成的源极/漏极区与栅极结构之间的隔离特征。如下文将更详细地论述，磊晶源极/漏极区及磊晶材料将形成于第一凹部86及第二凹部87中，同时第一纳米结构52A、52B及52C将用对应栅极结构替换。此外，形成于虚设纳米结构58的侧壁上的第一内部间隔物90充当蚀刻遮罩以在图27A至图28D中描述的蚀刻制程期间保护第二纳米结构54D的末端部分。

内部间隔物层可通过保形沉积制程，诸如CVD、ALD或类似者来沉积。内部间隔物层可包含诸如氮碳化硅(SiCN)或氮碳氧化硅(SiOCN)的材料。在其他实施例中，可利用氮化硅或氮氧化硅，或诸如具有小于约3.5的低介电常数(低k)材料的任何合适材料。内部间隔物层可接着经各向异性蚀刻以形成第一内部间隔物90。尽管第一内部间隔物90的外部侧壁图示为与第二纳米结构54的侧壁平齐，但第一内部间隔物90的外部侧壁可延伸超出第二纳米结构54的侧壁或自这些侧壁凹陷。

此外，尽管第一内部间隔物90的外部侧壁在图11A中图示为笔直的，但第一内部间隔物90的外部侧壁可为凹陷或凸起的。作为实例，图11B图示一实施例，其中第一纳米结构52及虚设纳米结构58的侧壁为凹陷的，第一内部间隔物90的外部侧壁为凹陷的，且第一内部间隔物90自第二纳米结构54的侧壁凹陷。内部间隔物层可通过各向异性蚀刻制程，诸如RIE、NBE或类似者来蚀刻。第一内部间隔物90可用以通过后续蚀刻制程，诸如用以形成栅极结构的蚀刻制程来防止对随后形成的源极/漏极区(下文关于图13A至图13E所论述)的损害。

在图12A至图12C中，介电衬里202形成于第一凹部86及第二凹部87中。在一些实施例中，介电衬里202形成于绘示于图11A中的结构上方，且包含氮化硅、氧化硅、氮氧化硅或类似者。介电衬里202可通过ALD、CVD或类似制程形成。介电衬里202的侧向部分可接着使用合适蚀刻制程，诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻制程)或类似者来蚀刻。底部抗反射涂布(Bottom Anti-Reflective Coating；BARC)层204可接着形成于第一凹部86中以遮蔽第一凹部86，同时第二凹部87使用各向异性蚀刻制程，诸如RIE、NBE或类似者来进一步蚀刻，以使第二凹部87延伸至所要深度。单一蚀刻制程或多个蚀刻制程可用以蚀刻鳍片66及/或基板50以使第二凹部87延伸。定时蚀刻制程可用以在第二凹部87达到所要深度之后停止蚀刻。第二凹部87在虚设纳米结构58及第一凹部86的底表面下方可具有深度D1。第二凹部87的深度可经选择以控制随后形成的背侧通孔的尺寸。介电衬里202在描述于图12A至图12C中的蚀刻制程期间保护第一纳米结构52、虚设纳米结构58、第二纳米结构54及第一内部间隔物90的侧壁免受损害。

在图13A至图13C中，第一磊晶材料91形成于第二凹部87中，同时BARC层204(见图12C)用以遮蔽第一凹部86。一旦第一磊晶材料91在第二凹部87中形成达所要高度，介电衬里202(见图12C)便通过合适蚀刻制程自第二凹部87移除，且BARC层204及介电衬里202通过合适蚀刻制程自第一凹部86移除。第二磊晶材料93形成于第二凹部87中的第一磊晶材料91上方，且第二磊晶材料93形成于第一凹部86中。第一磊晶源极/漏极区92形成于第二凹部87中，且第二磊晶源极/漏极区95形成于第一凹部86中。在一些实施例中，第二凹部87中的第一磊晶材料91及第二磊晶材料93可为牺牲材料，这些牺牲材料随后经移除以形成背侧通孔(诸如下文关于图32A至图32C所论述的背侧通孔130)。第一磊晶材料91及第二磊晶材料93可使用诸如以下各者的制程来磊晶生长：化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、气相磊晶生长(vapor phaseepitaxy；VPE)、原子束磊晶生长(molecular beam epitaxy；MBE)或类似者。

第一磊晶材料91及第二磊晶材料93可包括任何适当的材料，诸如硅锗或类似者。第一磊晶材料91及第二磊晶材料93可由对于第一磊晶源极/漏极区92、第二磊晶源极/漏极区95、基板50及介电层(诸如STI区68)的材料具有高蚀刻选择性的材料形成。因此，第二凹部87中的第一磊晶材料91及第二磊晶材料93可被移除并用背侧通孔替换，而无需显著移除第一磊晶源极/漏极区92、第二磊晶源极/漏极区95、基板50及介电层。

在一些实施例中，第二磊晶材料93可由相较于第一磊晶材料91的材料具有较低锗浓度的材料形成，且虚设纳米结构58可由相较于第二磊晶材料93具有较低锗浓度的材料形成。举例而言，第二磊晶材料93中的锗原子浓度范围可为约20％至约25％，第一磊晶材料91中的锗原子浓度范围可为约20％至约25％，且虚设纳米结构58中的锗原子浓度范围可为约20％至约25％。具有较高锗浓度的材料相较于具有较低锗浓度的材料可以较高速度蚀刻。由具有较低锗浓度的材料形成第二磊晶材料93及由具有较高锗浓度的材料形成第一磊晶材料91允许第一磊晶材料91相较于第二磊晶材料93以较高蚀刻速度蚀刻，且第二磊晶材料93在用以自第二凹部87移除第一磊晶材料91及第二磊晶材料93(下文关于图31A至图31C所论述)的后续蚀刻制程期间保护磊晶源极/漏极区。在一些实施例中，形成与第一磊晶源极/漏极区92分离的第一磊晶材料91(例如，具有较高锗浓度)归因于具有介入保护层(例如，第二磊晶材料93)的第一磊晶材料91的高蚀刻速度提供有效益处。相邻于第一磊晶源极/漏极区形成具有较低锗浓度的第二磊晶材料93归因于其较低蚀刻速度提供较大蚀刻保护。提供第一磊晶材料91及第二磊晶材料93两者允许第一磊晶材料91及第二磊晶材料93自第二凹部87快速移除，同一亦防止对第一磊晶源极/漏极区92的损害。

第一磊晶材料91及第二磊晶材料93的厚度可经选择以控制随后形成的背侧通孔的尺寸(诸如下文关于图32A至图32C所论述的背侧通孔130)。第一磊晶源极/漏极区92接着形成于第二凹部87中且第二磊晶材料93上方，且第二磊晶源极/漏极区95形成于第一凹部86中且第二磊晶材料93上方。在一些实施例中，第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可对第二纳米结构54A、54B及54C施加应力，借此改良效能。如图13C中所图示，第一磊晶源极/漏极区92形成于第二凹部87中，且第二磊晶源极/漏极区95形成于第一凹部86中，使得每一虚设栅极76设置于每一数对相邻的第一磊晶源极/漏极区92/第二磊晶源极/漏极区95之间。在一些实施例中，第一间隔物81用以分离第一磊晶源极/漏极区92及第二磊晶源极/漏极区95与虚设栅极76，且第一内部间隔物90用以使第一磊晶源极/漏极区92及第二磊晶源极/漏极区95与第一纳米结构52A、52B及52C分离开达适当侧向距离，使得第一磊晶源极/漏极区92及第二磊晶源极/漏极区95并不与所得纳米FET的随后形成的栅极短路连接。如图13B至图13E中所图示，第一磊晶源极/漏极区92的底表面可与第二磊晶源极/漏极区95的底表面平齐地设置。

n型区50N，例如NMOS区中的第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可通过遮蔽p型区50P，例如PMOS区来形成。接着，第一磊晶源极/漏极区92及第二磊晶源极/漏极区95分别磊晶生长于n型区50N中的第二凹部87及第一凹部86中。第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可包括适合于n型纳米FET的任何适当的材料。举例而言，若第二纳米结构54为硅，则第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可包括施加张应力于第二纳米结构54A、54B及54C上的材料，诸如硅、碳化硅、经磷掺杂碳化硅、磷化硅或类似者。第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可具有自纳米结构55的每一上表面提升的表面，且可具有刻面。

此外，n型区50N中的第一磊晶源极/漏极区92可包括相对于第一磊晶材料91及第二磊晶材料93的材料具有高蚀刻选择性的材料。举例而言，第一磊晶源极/漏极区92相较于第一磊晶材料91及第二磊晶材料93可具有较低锗浓度，使得第一磊晶材料91及第二磊晶材料93可在不显著移除第一磊晶源极/漏极区92的情况下被移除。

p型区50P，例如PMOS区中的第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可通过遮蔽n型区50N，例如NMOS区来形成。接着，第一磊晶源极/漏极区92及第二磊晶源极/漏极区95分别磊晶生长于p型区50P中的第二凹部87及第一凹部86中。第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可包括适合于p型纳米FET的任何适当的材料。举例而言，若第一纳米结构52为硅锗，则第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可包含施加压缩应力于第一纳米结构52A、52B及52C上的材料，诸如硅锗、经硼掺杂的硅锗、锗、锗锡或类似者。第一磊晶源极/漏极区92及第二磊晶源极/漏极区95亦可具有自纳米结构55的每一表面提升的表面，且可具有刻面。

此外，p型区50P中的第一磊晶源极/漏极区92可包括相对于第一磊晶材料91及第二磊晶材料93的材料具有高蚀刻选择性的材料。举例而言，第一磊晶源极/漏极区92相较于第一磊晶材料91及第二磊晶材料93可具有较低锗浓度。在一些实施例中，第一磊晶源极/漏极区92中的锗原子浓度范围可为约15％至约50％。在一些实施例中，第一磊晶源极/漏极区92的相邻于第二磊晶材料93的数个部分(诸如下文进一步详细地论述的第一半导体材料层92A)可具有较低锗浓度，且第一磊晶源极/漏极区92的剩余部分可具有较高锗浓度。举例而言，第一磊晶源极/漏极区92的相邻于第二磊晶材料93的数个部分可具有范围为约10％至约30％的锗原子浓度，而第一磊晶源极/漏极区92的剩余部分具有范围为约15％至约50％的锗原子浓度。因此，第一磊晶材料91及第二磊晶材料93可在不显著移除第一磊晶源极/漏极区92情况下被移除。

类似于针对形成轻度掺杂源极/漏极区继的以退火论述的制程，第一磊晶源极/漏极区92、第二磊晶源极/漏极区95、第一纳米结构52、第二纳米结构54、虚设纳米结构58及/或基板50可运用掺杂剂进行掺杂以形成源极/漏极区。源极/漏极区可具有在约1x10

作为用以在n型区50N及p型区50P中形成第一磊晶源极/漏极区92及第二磊晶源极/漏极区95的磊晶生长制程的结果，第一磊晶源极/漏极区92及第二磊晶源极/漏极区95的上表面具有侧向向外扩展超出纳米结构55的侧壁的刻面。在一些实施例中，这些刻面使得相同纳米FET的相邻的第一磊晶源极/漏极区92及第二磊晶源极/漏极区95合并，如通过图13B所图示。在其他实施例中，相邻的第一磊晶源极/漏极区92及第二磊晶源极/漏极区95在磊晶生长制程完成之后保留分离，如通过图13D所图示。在图示于图13B及图13D中的实施例中，第一间隔物81可经形成达STI区68的顶表面，借此阻断磊晶生长。在一些其他实施例中，第一间隔物81可覆盖纳米结构55的侧壁的数个部分，从而进一步阻断磊晶生长。在一些其他实施例中，用以形成第一间隔物81的间隔物蚀刻可经调整以移除间隔物材料以允许磊晶生长区延伸至STI区68的表面。

第一磊晶源极/漏极区92及第二磊晶源极/漏极区95可包含一或多个半导体材料层。举例而言，第一磊晶源极/漏极区92可包含第一半导体材料层92A、第二半导体材料层92B及第三半导体材料层92C。第二磊晶源极/漏极区95可包含第一半导体材料层95A、第二半导体材料层95B及第三半导体材料层95C。任何数量半导体材料层可用于第一磊晶源极/漏极区92及第二磊晶源极/漏极区95。第一半导体材料层92A/95A、第二半导体材料层92B/95B及第三半导体材料层92C/95C中的每一者可由不同半导体材料形成，且可经掺杂达不同掺杂剂浓度。在一些实施例中，第一半导体材料层92A/95A可具有小于第二半导体材料层92B/95B且大于第三半导体材料层92C/95C的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可具有小于第二半导体材料层92B及第三半导体材料层92C的锗浓度，以便提供第一半导体材料层92A与第一磊晶材料91及第二磊晶材料93之间的良好蚀刻选择性。在第一磊晶源极/漏极区92及第二磊晶源极/漏极区95包含三个半导体材料层的实施例中，第一半导体材料层92A/95A可经沉积，第二半导体材料层92B/95B可经沉积于第一半导体材料层92A/95A上方，且第三半导体材料层92C/95C可沉积于第二半导体材料层92B/95B上方。

图13E图示具有放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95以允许减小的尖端近接性的实施例。尖端近接性可指特定磊晶源极/漏极区92/95与相邻的虚设栅极76之间的最小侧向距离(例如，图13E中的距离D2)。为了形成放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95，根据一些实施例，第一凹部86及第二凹部87形成于图8A至图8C中的结构中的纳米结构55中。第一凹部86及第二凹部87的上部部分相较于第一凹部86及第二凹部87的下部部分可经扩展。第一凹部86及第二凹部87的上部部分可通过使用氢氧化四甲铵(tetramethyl ammonium hydroxide；TMAH)或类似者的蚀刻制程来形成。磊晶材料及磊晶源极/漏极区随后形成于第一凹部86及第二凹部87中。放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95形成于第二凹部87及第一凹部86的上部部分中。在一些实施例中，放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95可具有刻面。在一些实施例中，放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95中每一者的宽度W1可大于放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95中每一者的最顶部分的宽度W2。放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95中每一者的宽度W1亦可大于放大的第一磊晶源极/漏极区92及放大的第二磊晶源极/漏极区95中每一者的最底部分的宽度W3。

在图14A至图14C中，第一层间介电质(interlayer dielectric；ILD)96沉积于图示于图13A至图13C中的结构上方。第一ILD 96可由介电材料形成，且可通过任何合适方法，诸如CVD、电浆增强型CVD(plasma-enhanced CVD；PECVD)或FCVD沉积。介电材料可包括磷硅玻璃(phospho-silicate glass；PSG)、硼硅玻璃(boro-silicate glass；BSG)、硼磷硅玻璃(boron-doped phospho-silicate glass；BPSG)、无掺杂硅玻璃(undoped silicateglass；USG)或类似者。可使用通过任何适当的制程形成的其他绝缘材料。在一些实施例中，触点蚀刻停止层(contact etch stop layer；CESL)94设置于第一ILD 96与第一磊晶源极/漏极区92、第二磊晶源极/漏极区95、遮罩78及第一间隔物81之间。CESL 94可包含具有不同于上覆第一ILD 96的材料的蚀刻速度的介电材料，诸如氮化硅、氧化硅、氮氧化硅或类似者。

在图15A至图15C中，诸如CMP的平坦化制程可经执行以使第一ILD 96的顶表面与虚设栅极76或遮罩78(见图14A)的顶表面平齐。平坦化制程亦可移除虚设栅极76上的遮罩78，及第一间隔物81沿着遮罩78的侧壁的数个部分。在平坦化制程之后，虚设栅极76、第一间隔物81及第一ILD 96的顶表面在制程变化内为平齐的。因此，虚设栅极76的顶表面经由第一ILD 96暴露。在一些实施例中，遮罩78在平坦化制程使第一ILD 96的顶表面与遮罩78及第一间隔物81的顶表面平齐的状况下可保留。

在图16A至图16C中，虚设栅极76及遮罩78(若存在)在一或多个蚀刻步骤中被移除，使得第三凹部98被形成。第三凹部98中虚设栅极介电质71(见图15C)的数个部分亦被移除。在一些实施例中，虚设栅极76及虚设栅极介电质71通过各向异性干式蚀刻制程来移除。举例而言，蚀刻制程可包括使用反应气体的干式蚀刻制程，反应气体以快于第一ILD 96或第一间隔物81的速度选择性地蚀刻虚设栅极76。第三凹部98中的每一者暴露及/或上覆纳米结构55的部分，这些部分充当后续完成纳米FET中的通道区。纳米结构55的充当通道区的数个部分设置于数对相邻的第一磊晶源极/漏极区92与第二磊晶源极/漏极区95之间。在移除期间，当虚设栅极76经蚀刻时，虚设栅极介电质71可用作蚀刻停止层。虚设栅极介电质71可接着在移除虚设栅极76之后被移除。

在图17A至图17C中，第一纳米结构52A、52B及52C经移除，从而使第三凹部98延伸。第一纳米结构52A、52B及52C可通过执行诸如湿式蚀刻的各向同性蚀刻制程或类似者使用对于第一纳米结构52A、52B及52C为选择性的蚀刻剂来移除，而虚设纳米结构58、第二纳米结构54、基板50、STI区68相较于第一纳米结构52A、52B及52C保留相对未经蚀刻。在第一纳米结构52包括例如SiGe且虚设纳米结构58具有低于第一纳米结构52A、52B及52C的锗浓度的锗浓度且第二纳米结构54包括例如Si或SiC的实施例中，氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(NH

在图18A至图18C中，栅极介电层100及栅极电极102经形成用于替换栅极。栅极介电层100在第三凹部98中经保形地沉积。栅极介电层100可形成于第二纳米结构54A、54B及54C的顶表面、侧壁及底表面，第二纳米结构54D的顶表面及侧壁，以及虚设纳米结构58的侧壁上。栅极介电层100亦可沉积于第一ILD 96、CESL 94、第一间隔物81及STI区68的顶表面上且第一间隔物81及第一内部间隔物90的侧壁上。

根据一些实施例，栅极介电层100包含一或多个介电层，诸如氧化物、金属氧化物、类似者或其组合。举例而言，在一些实施例中，栅极介电质可包含氧化硅层及氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，且在这些实施例中，栅极介电层100可具有大于约7.0的k值，且可包括金属氧化物，或铪、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。栅极介电层100的结构在n型区50N及p型区50P中可相同或不同。栅极介电层100的形成方法可包括离子束沉积(molecular-beam deposition；MBD)、ALD、PECVD，及类似者。

栅极电极102分别沉积于栅极介电层100上方，且填充第三凹部98的剩余部分。栅极电极102可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合，或其多层。举例而言，尽管单一层栅极电极102图示于图18A及图18C中，但栅极电极102可包含任何数量衬里层、任何数量功函数调谐层，及填充材料。构成栅极电极102的层的任何组合可沉积于第二纳米结构54的相邻者之间。

栅极介电层100在n型区50N及p型区50P中的形成可同时发生，使得每一区中的栅极介电层100由相同材料形成，且栅极电极102的形成可同时发生使得每一区中的栅极电极102由相同材料形成。在一些实施例中，每一区中的栅极介电层100可通过独特制程形成，使得栅极介电层100可为不同材料及/或具有不同数量层，及/或每一区中的栅极电极102可通过独特制程形成，使得栅极电极102可为不同材料及/或具有不同数量层。各种遮蔽步骤在使用独特制程时可用以遮蔽且暴露适当区。

在填充第三凹部98之后，平坦化制程，诸如CMP可经执行以移除栅极介电层100及栅极电极102的材料的额外部分，这些额外部分在第一ILD 96的顶表面上方。栅极电极102及栅极介电层100的材料的剩余部分因此形成所得纳米FET的替换栅极结构。栅极电极102及栅极介电层100可统称为“栅极结构”。

在图19A至图19C中，栅极结构(包括栅极介电层100及对应的上覆栅极电极102)经凹陷，使得凹部直接形成于栅极结构上方且第一间隔物81的相对部分之间。包含介电材料，诸如氮化硅、氮氧化硅或类似者的介电材料的一或多个层的栅极遮罩104填充于凹部中，继之以平坦化制程以移除在第一ILD 96上方延伸的介电材料的额外部分。随后形成的栅极触点(诸如下文关于图21A至图21C论述的栅极触点114)穿透栅极遮罩104以接触经凹陷栅极电极102的顶表面。

如通过图19A至图19C进一步图示，第二ILD 106沉积于第一ILD 96上方且栅极遮罩104上方。在一些实施例中，第二ILD 106为通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG或类似者的介电材料形成，且可通过诸如CVD、PECVD或类似者的任何合适方法来沉积。

在图20A至图20C中，第二ILD 106、第一ILD 96、CESL 94及栅极遮罩104经蚀刻以形成第四凹部108，这些第四凹部暴露第一磊晶源极/漏极区92、第二磊晶源极/漏极区95及/或栅极结构的表面。第四凹部108可通过使用各向异性蚀刻制程，诸如RIE、NBE或类似者来蚀刻。在一些实施例中，第四凹部108可使用第一蚀刻制程蚀刻穿过第二ILD 106及第一ILD 96；可使用第二蚀刻制程被蚀刻穿过栅极遮罩104；且可接着使用第三蚀刻制程蚀刻穿过CESL 94。诸如光阻剂的遮罩可在第二ILD 106上方形成且图案化以遮蔽第二ILD 106的数个部分不受第一蚀刻制程及第二蚀刻制程影响。在一些实施例中，蚀刻制程可过度蚀刻，且因此第四凹部108延伸至第一磊晶源极/漏极区92、第二磊晶源极/漏极区95及/或栅极结构中，且第四凹部108的底部可与第一磊晶源极/漏极区92、第二磊晶源极/漏极区95及/或栅极结构平齐(例如，处于同一位准，或距基板50具有相同距离)，或低于前述三者(例如靠近于基板50)。尽管图20C图示第四凹部108为暴露同一横截面中的第一磊晶源极/漏极区92、第二磊晶源极/漏极区95及/或栅极结构，但在各种实施例中，第一磊晶源极/漏极区92、第二磊晶源极/漏极区95及/或栅极结构在不同横截面中暴露，借此减小使随后形成的触点短路连接的风险。

在形成第四凹部108之后，第一硅化物区110形成于第一磊晶源极/漏极区92及第二磊晶源极/漏极区95上方。在一些实施例中，第一硅化物区110通过以下操作来形成：首先沉积能够与下伏的第一磊晶源极/漏极区92及第二磊晶源极/漏极区95(例如，硅、硅锗、锗)的半导体材料反应以形成硅化物或锗化物区的金属(未特别图示)于第一磊晶源极/漏极区92及第二磊晶源极/漏极区95的暴露部分上方，这些金属是诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐火金属、稀土金属或其合金；接着执行热退火制程以形成第一硅化物区110。所沉积金属的未经反应部分接着例如通过蚀刻制程来移除。尽管第一硅化物区110被称作硅化物区，但第一硅化物区110亦可为锗化物区或硅锗化物区(例如，包含硅化物及锗化物的区)。在实施例中，第一硅化物区110包含硅化钛，且具有范围为约2nm至约10nm的厚度。

在图21A至图21C中，源极/漏极触点112及栅极触点114(亦被称作触点栓塞)形成于第四凹部108中。源极/漏极触点112及栅极触点114可各自包含一或多个层，诸如阻障层、扩散层及填充材料。举例而言，在一些实施例中，源极/漏极触点112及栅极触点114各自包括阻障层及导电材料，且各自电耦接至下伏的导电特征(例如，栅极电极102及/或第一硅化物区110)。栅极触点114电耦接至栅极电极102，且源极/漏极触点112经由第一硅化物区110电耦接至第一磊晶源极/漏极区92及第二磊晶源极/漏极区95。阻障层可包括钛、氮化钛、钽、氮化钽，或类似者。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍或类似者。诸如CMP的平坦化制程可经执行以自第二ILD 106的表面移除额外材料。第一磊晶源极/漏极区92、第二磊晶源极/漏极区95、第二纳米结构54A、54B及54C，及栅极结构(包括栅极介电层100及栅极电极102)可被统称为晶体管结构109。晶体管结构109可形成于装置层中，其中第一互连结构(诸如，下文关于图22A至图22C论述的前侧互连结构120)形成于其前侧上，且第二互连结构(诸如，下文关于图34A至图34C所论述的背侧互连结构136)形成于其背侧上方。尽管装置层描述为具有纳米FET，但其他实施例可包括具有不同类型的晶体管(例如，平面FET、鳍片式FET、薄膜晶体管(thin film transistor；TFT)或类似者)的装置层。

尽管图21A至图21C图示延伸至第一磊晶源极/漏极区92及第二磊晶源极/漏极区95中每一者的源极/漏极触点112，但源极/漏极触点112可自第一磊晶源极/漏极区92中的某些被省略。举例而言，如下文更详细地解释，导电特征(例如，背侧通孔或电力轨条)可随后经由第一磊晶源极/漏极区92中的一或多者的背侧附接。对于这些特定第一磊晶源极/漏极区92，源极/漏极触点112可被忽略，或可为并未电连接至任何下伏导电接线(诸如，下文关于图22A至图22C论述的第一导电特征122)的虚设触点。

图22A至图35C图示在晶体管结构109上形成前侧互连结构及背侧互连结构的中间步骤。前侧互连结构及背侧互连结构可各自包含电连接至形成于基板50上的纳米FET的导电特征。图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A及图35A图示在图1中图示的参考横截面A-A’。图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B及图35B图示在图1中图示的参考横截面B-B’。图22C、图23C、图24C、图25C、图26C、图27C、图28C、图28D、图29C、图29D、图30C、图31C、图32C、图33C、图34C及图35C图示在图1中图示的参考横截面C-C’。描述于图22A至图35C中的制程步骤可应用至n型区50N及p型区50P两者。如上文所提及，背侧导电特征(例如，背侧通孔、导电轨条或类似者)可连接至第一磊晶源极/漏极区92中的一或多者。因此，源极/漏极触点112可视需要自第一磊晶源极/漏极区92省略。

在图22A至图22C中，前侧互连结构120形成于第二ILD 106上。前侧互连结构120可被称作前侧互连结构，此是因为前侧互连结构形成于晶体管结构109的前侧(例如，晶体管结构109的形成主动装置所在的侧)上。

前侧互连结构120可包含形成于一或多个堆叠第一介电层124中的第一导电特征122的一或多个层。经堆叠的第一介电层124中的每一者可包含介电材料，诸如低k介电材料、超低k(kextra low-k；ELK)介电材料或类似者。第一介电层124可使用适当制程，诸如CVD、ALD、PVD、PECVD或类似者来沉积。

第一导电特征122可包含导电接线及互连导电接线的层的导电通孔。导电通孔可延伸通过第一介电层124中的每一者以提供导电接线层之间的垂直连接。第一导电特征122可经由任何适当的制程，诸如镶嵌制程、双重镶嵌制程或类似者来形成。

在一些实施例中，第一导电特征122可使用镶嵌制程形成，该镶嵌制程中，每一第一介电层124利用光微影与蚀刻技术的组合来图案化以形成对应于第一导电特征122的所要图案的沟槽。可选扩散阻障及/或可选粘着层可经沉积，且沟槽可接着填充有导电材料。阻障层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合或类似者，且导电材料的合适材料包括铜、银、金、钨、铝、其组合或类似者。在实施例中，第一导电特征122可通过沉积铜或铜合金的种子层且通过电镀填充沟槽来形成。化学机械平坦化(chemicalmechanical planarization；CMP)制程或类似者可用以自每一第一介电层124的表面移除过量导电材料且平坦化第一介电层124及第一导电特征122的表面以供随后处理。

图22A至图22C图示前侧互连结构120中第一导电特征122及第一介电层124的五个层。然而，应了解，前侧互连结构120可包含设置于任何数量的第一介电层124中的任何数量的第一导电特征122。前侧互连结构120可电连接至栅极触点114及源极/漏极触点112以形成功能电路。在一些实施例中，通过前侧互连结构120形成的功能电路可包含逻辑电路、记忆体电路、影像感测器电路或类似者。

在图23A至图23C中，第一载体基板150通过第一接合层152A及第二接合层152B(统称为接合层152)接合至前侧互连结构120的顶表面。第一载体基板150可为玻璃载体基板、陶瓷载体基板、晶圆(例如，硅晶圆)或类似者。第一载体基板150在后续处理步骤期间且在完整装置中提供结构支撑件。

在各种实施例中，第一载体基板150可使用合适技术，诸如介电质至介电质接合或类似者而接合至前侧互连结构120。介电质至介电质接合可包含将第一接合层152A沉积于前侧互连结构120上。在一些实施例中，第一接合层152A包含通过CVD、ALD、PVD或类似者沉积的氧化硅(例如，高密度电浆(high-density plasma；HDP)氧化物或类似者)。第二接合层152B可同样为氧化物层，该氧化物层使用例如CVD、ALD、PVD、热氧化或类似者在接合之前形成于第一载体基板150的表面上。其他合适材料可用于第一接合层152A及第二接合层152B。

介电质至介电质接合制程可进一步包括施加表面处置至第一接合层152A及第二接合层152B中的一或多者。表面处置可包括电浆处置。电浆处置可在真空环境中执行。在电浆处置之后，表面处置可进一步包括可施加至接合层152中的一或多者的清洗制程(例如，运用去离子水或类似者的冲洗)。第一载体基板150接着与前侧互连结构120对准，且两者抵靠彼此按压以起始第一载体基板150至前侧互连结构120的预接合。预接合可在室温(例如，自约21℃至约25℃)下执行。在预接合之后，退火制程可通过例如加热前侧互连结构120及第一载体基板150至约170℃的温度来施加。

另外，在图23A至图23C中，在第一载体基板150接合至前侧互连结构120之后，装置可经翻转，使得晶体管结构109的背侧面向上。晶体管结构109的背侧可指与晶体管结构109的前侧相对的侧，主动装置形成于该背侧上。

在图24A至图24C中，薄化制程可施加至基板50的背侧。薄化制程可包含平坦化制程(例如，机械研磨、CMP或类似者)、回蚀制程、其组合，或类似者。作为基板50的薄化的结果，STI区68及第一磊晶材料91的背侧表面可被暴露。在薄化制程之后，STI区68、第一磊晶材料91及基板50的顶表面可为平齐的。

在图25A至图25C中，基板50及鳍片66可使用合适蚀刻制程，诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、各向异性蚀刻制程(例如，干式蚀刻制程)或类似者来蚀刻。基板50及鳍片66可通过蚀刻制程完全移除，该蚀刻制程对于基板50/鳍片66的材料为选择性的(例如以快于STI区68及第一磊晶材料91的材料的速度蚀刻基板50/鳍片66的材料)。作为蚀刻制程的结果，基板50/鳍片66被移除，且STI区68的侧壁的数个部分可被暴露。在一些实施例中，作为在蚀刻制程期间对第一磊晶材料91的损害，第一磊晶材料91亦可具有经由间隙97暴露的侧壁的数个部分。举例而言，第一磊晶材料91在与STI区68的界面处的数个部分由于蚀刻制程可被损害且经移除以形成间隙97。此外，虚设纳米结构58及第二纳米结构54D在蚀刻制程之后可保留于栅极结构(例如，栅极电极102及栅极介电层100)上方。

在图26A至图26C中，虚设纳米结构58通过合适蚀刻制程来移除，该合适蚀刻制程可为各向同性蚀刻制程，诸如湿式蚀刻制程。蚀刻制程对于虚设纳米结构58的材料可具有高蚀刻选择性。因此，虚设纳米结构58可在不显著移除STI区68、第二纳米结构54D或栅极介电层100的材料情况下被移除。在虚设纳米结构58包括例如SiGe且第二纳米结构54D包括例如Si或SiC的实施例中，氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH

在图27A至图28C中，蚀刻制程经执行以蚀刻穿过第二纳米结构54D以形成空腔200(绘示于图28C中)。根据一些实施例中，图27A至图27C绘示蚀刻制程期间制造纳米FET中中间阶段的横截面视图。根据一些实施例中，图28A至图28C绘示蚀刻制程完成之后制造纳米FET中中间阶段的横截面视图。在蚀刻制程期间，第二纳米结构54D的数个部分经移除，同时第一内部间隔物90遮蔽第二纳米结构54D的末端部分。因此，第二纳米结构54D的末端部分在蚀刻制程之后保留。在第二纳米结构54D包括例如Si或SiC的实施例中，蚀刻制程可包括各向异性湿式蚀刻制程，该湿式蚀刻制程包括将第二纳米结构54D暴露至包含氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)或类似者的蚀刻剂。蚀刻制程对于第二纳米结构54D的材料可为选择性的(例如，相较于STI区68、第二磊晶材料93及第一磊晶材料91的材料以较快速度来蚀刻第二纳米结构54D的材料)。图27C图示蚀刻制程为定向蚀刻第二纳米结构54D以形成空腔200(随后绘示于图28C中)的各向异性蚀刻制程，这些空腔具有侧壁，其中在每一侧壁与平行于第一载体基板150的顶表面的平面之间的轮廓角度α。所形成的空腔200的轮廓角度α可取决于第二纳米结构54D的材料的晶体定向。在第二纳米结构54D包含具有在<110>族晶体定向上的晶体定向的硅的实施例中，轮廓角度α可在49.7°至59.7°的范围内。图28C图示在蚀刻制程之后，所形成的空腔200可具有梯形形状。

已观测到，在如下两个操作中存在有利的特征：形成包含虚设纳米结构58的多层堆叠64，及蚀刻虚设纳米结构58，使得第二纳米结构54D的末端部分通过第一内部间隔物90覆盖。在形成背侧通孔期间，第二纳米结构54D的中间部分被移除，同时留下第二纳米结构54D的与第二磊晶材料93的侧壁实体接触的末端部分，这些末端部分直接在第一磊晶源极/漏极区92及第二磊晶区95上方。举例而言，形成虚设纳米结构58允许多层堆叠64的第一磊晶源极/漏极区92、第二磊晶区95及最顶通道层之间的界面的改良的保护而免受形成背侧通孔同时所使用的蚀刻剂影响。因此，制造缺陷可被减小，装置效能降级可被避免，制程窗可被增大，且制造良率可得以改良。另外，多层堆叠64的第一磊晶源极/漏极区92、第二磊晶区95及最顶通道层之间的界面的改良的保护产生可具有对静电放电的减小的易损性的装置。

图28D图示第二纳米结构54D包含硅的实施例，硅具有在<100>族晶体方向上的晶体定向。在图28D中，形成空腔200，这些空腔在蚀刻制程之后具有菱形形状。蚀刻制程可包括各向异性湿式蚀刻制程，该制程包括将第二纳米结构54D暴露至包含氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)或类似者的蚀刻剂，该蚀刻剂以自约1％至约10％的范围内的浓度存在、处于范围为约25℃至约70℃的温度且处于范围为约1000cc/分钟至约2000cc/分钟的流速。

在图29A至图29C中，第一内部间隔物90可使用合适的蚀刻制程，诸如各向异性蚀刻制程(例如，湿式蚀刻制程)或类似者来移除，其所使用的蚀刻剂包含氨水溶液(NH

在图30A至图30C中，介电衬里129沉积于图29A至图29C的结构上方。介电衬里129可包括氮化物(例如，氮化硅或类似者)、其组合或类似者。介电衬里129可通过CVD、ALD或类似者来沉积。介电衬里129可与以下各者实体接触：STI区68的侧壁及背侧表面、第一磊晶材料91的侧壁及背侧表面，及第二磊晶材料93的侧壁及背侧表面。

接着，介电层125沉积于装置的背侧上。如图30A至图30C中所图示，介电层125可沉积于介电衬里129上方。介电层125可通过诸如CVD、ALD或类似者来沉积。介电层125可包含诸如氧化硅或类似者的材料，尽管可利用任何合适材料，诸如具有小于约3.5的k值的低介电常数(low-dielectric constant；low-k)材料。接着，诸如CMP制程的平坦化制程可经执行以使介电层125及介电衬里129的顶表面与STI区68的顶表面平齐。在平坦化制程之后，STI区68、介电层125、介电衬里129及第一磊晶材料91的顶表面在制程变化内为平齐的。因此，磊晶材料91的顶表面经由介电层125暴露。介电层125可具有厚度H1，该厚度可用以控制随后形成的背侧通孔的延伸通过介电层125的长度。在平坦化之后，根据一实施例，间隙2可填充有来自介电衬里129及/或介电层125的残余物。

在图31A至图31C中，直接将第一磊晶源极/漏极区92上方的第一磊晶材料91及第二磊晶材料93移除，以形成第五凹部128，且第二硅化物区131形成于第五凹部128中。第一磊晶材料91及第二磊晶材料93可通过合适蚀刻制程来移除，该合适蚀刻制程可为各向同性蚀刻制程，诸如湿式蚀刻制程。蚀刻制程对于第一磊晶材料91及第二磊晶材料93的材料可具有高蚀刻选择性。因此，第一磊晶材料91及第二磊晶材料93可在不显著移除介电层125、介电衬里129、STI区68或第一磊晶源极/漏极区92情况下被移除。如先前所论述，第二磊晶材料93可由具有较低锗浓度的材料形成，使得第二磊晶材料93的蚀刻速度较低以便在用以移除第一磊晶材料91及第二磊晶材料93的蚀刻制程期间保护第一磊晶源极/漏极区92免受过度蚀刻。第五凹部128可暴露以下各者：介电衬里129、第二纳米结构54D的数个部分的侧壁、STI区68的侧壁，及第一磊晶源极/漏极区92的背侧表面。

第二硅化物区131可接着形成于第一磊晶源极/漏极区92的背侧上的第五凹部128中。第二硅化物区131可类似于上文关于图20A至图20C所描述的第一硅化物区110。举例而言，第二硅化物区131可由类似材料且使用与第一硅化物区110类似的制程形成。

在图32A至图32C中，背侧通孔130形成于第五凹部128中。背侧通孔130可延伸通过介电层125及介电衬里129，且可经由第二硅化物区131电耦接至第一磊晶源极/漏极区92。背侧通孔130可各自包含一或多个层，诸如阻障层、扩散层及填充材料。举例而言，在一些实施例中，背侧通孔130各自包括阻障层及导电材料，且各自电耦接至下伏导电特征(例如，第二硅化物区131)。背侧通孔130经由第二硅化物区131电耦接至第一磊晶源极/漏极区92。阻障层可包括钛、氮化钛、钽、氮化钽，或类似者。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、钌或类似者。

在图33A至图33C中，背侧通孔130经平坦化，且接着形成导电接线134及介电层132。诸如CMP的平坦化制程可经执行以使背侧通孔130的背侧表面与介电层125的背侧表面平齐。第一衬里层133、第二衬里层135、导电接线134及介电层132可接着形成于介电层125上方。介电层132可类似于第二ILD 106。举例而言，介电层132可由相同或类似于第二ILD106的材料且使用相同或类似于用于第二ILD 106的彼等的制程来形成。

第一衬里层133、第二衬里层135及导电接线134形成于介电层132中。举例而言，形成第一衬里层133、第二衬里层135及导电接线134可包括使用光微影术及蚀刻制程的组合来图案化介电层132中的凹部。第一衬里层133接着通过将介电材料沉积于凹部中来形成。第一衬里层133可包含可使用例如CVD、ALD或类似者形成的氧化铝或类似者。第二衬里层135接着形成于第一衬里层133上方。第二衬里层135可包含可使用例如CVD、ALD或类似者形成的SiC、SiCH

在一些实施例中，导电接线134为背侧电力轨条，背侧电力轨条为将第一磊晶源极/漏极区92电连接至参考电压、供应电压或类似者的导电接线。通过将电力轨条置放于所得半导体晶粒的背侧上而非半导体晶粒的前侧上，可达成优势。举例而言，纳米FET的栅极密度及/或前侧互连结构120的互连件密度可被增大。另外，半导体晶粒的背侧可容纳更宽电力轨条，从而减小电阻且增大至纳米FET的电力递送的效率。举例而言，导电接线134的宽度可为前侧互连结构120的第一位准导电接线(例如，第一导电特征122)的宽度的至少两倍。

在图34A至图34C中，背侧互连结构136的剩余部分形成于第一衬里层133、第二衬里层135、介电层132及导电接线134上方。背侧互连结构136可被称作背侧互连结构，此是因为背侧互连结构形成于晶体管结构109的背侧(例如，晶体管结构109的与晶体管结构109的形成有主动装置的侧相对的侧)上。背侧互连结构136可包含介电层132、第一衬里层133、第二衬里层135及导电接线134。

背侧互连结构136的剩余部分可包含与上文关于图22A至图22C论述的用于前侧互连结构120的材料相同或类似的材料，且使用相同或类似于用于前侧互连结构120的制程的制程来形成。详言之，背侧互连结构136可包含形成于介电层138中的第二导电特征140的堆叠层。第二导电特征140可包括布线接线(例如，用于布线至且自随后形成的触点衬垫及外部连接器)。第二导电结构140可进一步经图案化以包括一或多个嵌入式被动装置，诸如电阻器、电容器、电感器或类似者。嵌入式被动装置可与导电接线134(例如，电力轨条)成一体式以在纳米FET的背侧上提供电路(例如，电力电路)。

在图35A至图35C中，钝化层144、凸块下金属146及外部连接器148形成于背侧互连结构136上方。钝化层144可包含聚合物，诸如PBO、聚酰亚胺、BCB或类似者。替代地，钝化层144可包括无机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或类似者。钝化层144可通过例如CVD、PVD、ALD或类似者来沉积。

凸块下金属146穿过钝化层144形成至背侧互连结构136中的第二导电特征140，且外部连接器148形成于凸块下金属146上。凸块下金属146可包含铜、镍、或类似者的一或多个层，前述各物质通过镀覆制程或类似者来形成。外部连接器148(例如，焊球)形成于凸块下金属146上。外部连接器148的形成可包括将焊球置放于凸块下金属146的经暴露部分上且对焊球进行回悍。在一些实施例中，外部连接器148的形成包括执行镀覆步骤以在最顶第二导电特征140上方形成焊料区，且接着对焊料区进行回焊。凸块下金属146及外部连接器148可用以提供输入/输出连接至其他电组件，诸如其他装置晶粒、重分布结构、印刷电路板(printed circuit board；PCB)、母板或其类似者中。凸块下金属146及外部连接器148亦可被称作背侧输入/输出衬垫，这些衬垫可提供信号、供电电压及/或接地连接至上文所描述的纳米FET。

本揭露的实施例具有一些有利特征。于在半导体装置中形成背侧通孔期间，在纳米片材堆叠的最顶层上形成虚设半导体层及蚀刻穿过虚设半导体层，使得纳米片材堆叠的最顶层的末端部分通过侧壁间隔物覆盖，可通过后续蚀刻制程同时使用侧壁间隔物遮蔽最顶层的末端部分来允许移除纳米片材堆叠的最顶层的中间部分。此情形可允许减小后续蚀刻制程期间对磊晶源极/漏极区与纳米片材堆叠的下伏于纳米片材堆叠的最顶层的数个层之间的界面的损害。此外，在蚀刻制程期间，纳米片材的最顶层可沿着留下纳米片材的最顶层的数个部分的首选方向蚀刻，这些部分提供保护而免受通过对磊晶源极/漏极区与纳米片材堆叠的下伏于纳米片材的最顶层的数个层之间的界面的过度蚀刻引起的损害。本文中所揭示的实施例可允许较大制程窗，且因此允许在形成背侧通孔期间的更大制程可变性，从而引起制造良率的增大。另外，减小对磊晶源极/漏极区与纳米片材堆叠的下伏于纳米片材的最顶层的数个层之间的界面的损害产生对静电放电可具有减小的易损性的装置。

根据一实施例，一种形成半导体装置的方法包括：在基板上方沉积虚设半导体层及第一半导体层；在虚设半导体层的侧壁上形成间隔物；在基板中形成第一磊晶材料；暴露虚设半导体层及第一磊晶材料，其中暴露虚设半导体层及第一磊晶材料包括薄化基板的背侧；蚀刻虚设半导体层以暴露第一半导体层，其中间隔物在蚀刻虚设半导体层同时保留于第一半导体层的末端部分上方且与末端部分接触；使用间隔物作为遮罩来蚀刻第一半导体层的数个部分；及用背侧通孔替换第二磊晶材料及第一磊晶材料，背侧通孔电耦接至第一晶体管的源极/漏极区。在一实施例中，虚设半导体层具有在自约3nm至约5nm的范围内的厚度，且第一半导体层具有在自约6nm至约7nm的范围内的厚度。在一实施例中，间隔物包括氮碳化硅(SiCN)或碳氮氧化硅(SiOCN)。在一实施例中，第一磊晶材料、第二磊晶材料及虚设半导体层包括硅锗，其中第一磊晶材料相较于第二磊晶材料具有较高锗原子浓度，且其中第二磊晶材料相较于虚设半导体层具有较高锗原子浓度。在一实施例中，第一磊晶材料具有在自20％至25％的范围内的锗原子浓度，第二磊晶材料具有在自约20％至25％的范围内的锗原子浓度，且虚设半导体层具有在20％至25％的范围内的锗原子浓度。在一实施例中，第一半导体层包括硅，硅具有在<110>族晶体方向上的晶体定向。在一实施例中，背侧通孔的与第一半导体层的侧壁接触的第一部分具有一宽度，宽度大于背侧通孔的其他部分的宽度。在一实施例中，第一半导体层包括硅，硅具有在<100>族晶体方向上的晶体定向。

根据又一实施例，一种形成半导体装置的方法包括：在半导体基板上方沉积虚设半导体层；在虚设半导体层上方沉积第一半导体层；在半导体基板中形成虚设背侧通孔，其中虚设背侧通孔延伸通过虚设半导体层及第一半导体层，且其中间隔物隔离虚设背侧通孔与虚设半导体层；蚀刻半导体基板的背侧以暴露虚设背侧通孔、间隔物及虚设半导体层；移除虚设半导体层以暴露第一半导体层；通过使用间隔物作为蚀刻遮罩蚀刻第一半导体层来在第一半导体层中形成空腔；及用导电材料替换虚设背侧通孔以形成背侧通孔。在一实施例中，虚设半导体层及第一半导体层包含不同材料。在一实施例中，虚设背侧通孔包括第一磊晶材料及第二磊晶材料。在一实施例中，方法进一步包括在虚设背侧通孔上方形成晶体管的源极/漏极区，其中源极/漏极区中的锗原子浓度低于第一磊晶材料及第二磊晶材料的锗原子浓度。在一实施例中，在形成虚设背侧通孔之后，间隔物接触虚设背侧通孔的第二磊晶材料。在一实施例中，移除虚设半导体层包括使用氢氧化四甲铵(tetramethylammoniumhydroxide；TMAH)的湿式蚀刻制程。

根据一实施例，一种半导体装置包括：第一装置层中的第一晶体管结构；第一装置层的前侧上的前侧互连结构；第一装置层的背侧上的第一介电层；及背侧通孔，背侧通孔延伸通过第一介电层至第一晶体管结构的源极/漏极区，其中背侧通孔的下部部分与第一半导体层的第一侧壁直接接触，且其中第一介电层延伸通过第一半导体层。在一实施例中，第一半导体层的第二侧壁与第一半导体层的底表面形成一角度，角度在自49.7°至59.7°的范围内。在一实施例中，第一半导体层包括硅，硅具有在<110>族晶体方向上的晶体定向。在一实施例中，第一半导体层的材料及第一晶体管结构的通道区的材料相同。在一实施例中，源极/漏极区的第一部分接触通道区，其中源极/漏极区的第一部分的第一宽度大于源极/漏极区的顶表面的第二宽度及源极/漏极区的底表面的第三宽度。在一实施例中，第一半导体层具有一高度，高度在自约6nm至约7nm的范围内。

前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的精神及范畴。