一种占空比校准电路及方法

技术领域

本发明涉及信号处理技术领域，特别涉及一种占空比校准电路及方法。

背景技术

随着集成电路制造工艺的进步，集成电路工作的上限频率也随之增加，这就要求电路系统工作的频率范围变宽。在频率范围较宽的电路系统中，为了保证信号传输的准确性，需要时钟信号在采样时的占空比为50％。但是由于电路系统容易受到工艺、电压和温度(Process、Voltage、Temperature，PVT)等影响，在信号传输的过程中，时钟信号的占空比会发生抖动，导致时钟信号在采样时的占空比严重偏离50％，进而导致信号传输错误。

当前，会采用占空比校准(Duty cycle correction，DCC)电路来抵消时钟信号在传输过程中由于受到PVT等影响产生的偏移，使采样时的时钟信号具有50％的占空比。

目前常用的一种占空比校准电路为数字开环结构的占空比校准电路，主要包括延迟线(delay line)，下降沿调制(Fall Edge Modulator，FEM)模块和相位插值(PhaseInterpolator，PI)模块。延迟线由多个延迟单元(delay unit)串联组成，用于将输入信号的相位延迟单位时间。下降沿调制模块用于对输入信号的下降沿进行调制。相位插值模块对进行下降沿调制后的输入信号进行处理，得到占空比校准后的信号。

但是由于占空比的校准精度与每个延迟单元的延迟时间相关，对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，若延迟单元的延迟时间短，则需要数量较多的延迟单元以实现占空比校准的高精度，占空比校准电路占用的面积较大，导致成本上升。

发明内容

有鉴于此，本申请的目的在于提供一种占空比校准电路，能够自适应调整延迟路径，实现在满足不同频率信号的占空比校准精度的情况下，减小电路的占用面积，降低成本。

为实现上述目的，本申请有如下技术方案：

一种占空比校准电路，包括：可配置延迟路径的第一延迟线、自动脉宽检测模块、自适应控制模块和可配置延迟路径的下降沿调制模块和相位插值模块；

所述可配置延迟路径的第一延迟线串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，每个延迟路径包括一个或多个串联且延迟时间相同或者不同的子延迟单元，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述可配置延迟路径的第一延迟线中串联的延迟单元的延迟路径具有可配置的特点，其延迟时间范围根据待校准信号的脉宽信息以及电路的工作环境确定，所述可配置延迟路径的第一延迟线用于对所述待校准时钟信号进行时间延迟；

所述自动脉宽检测模块，用于同时检测所述待校准时钟信号的高脉宽和低脉宽的脉宽信息，并根据所述脉宽信息以及电路的工作环境产生反应可配置延迟路径的第一延迟线中延迟单元的延迟路径长度是否够用的信息；

所述自适应控制模块，用于根据自动脉宽检测模块产生的反应可配置延迟路径的第一延迟线中延迟单元的延迟路径是否够用的信息，自动的根据待校准时钟信号的高脉宽和低脉宽宽度以及电路的工作环境调整可配置延迟路径的第一延迟线中延迟单元的延迟路径到当前条件够用和合适的长度；

所述可配置延迟路径的下降沿调制模块，用于根据所述脉宽信息产生对所述待校准时钟信号进行下降沿调制的控制信号，并根据所述控制信号对所述待校准时钟信号进行下降沿调制；

所述相位插值模块，用于根据所述进行下降沿调制后的待校准时钟信号，获得占空比校准后的时钟信号。

可选地，所述自适应控制模块根据脉宽检测结果自动配置可配置延迟路径的第一延迟线的延迟时间长度；

所述自动脉宽检测模块，具体用于判断所述第一延迟路径的时间延迟长度是否足够检测所述高电平脉宽信息和判断所述第一延迟路径的时间延迟长度是否足够检测所述低电平脉宽信息，若都足够检测，则所述自适应控制模块确定所述第一延迟路径对所述待校准时钟信号进行时间延迟；

若有任意一个不足够检测，则所述自适应控制模块确定相邻的下一个延迟路径，所述自动脉宽检测模块继续判断所述相邻的下一个延迟路径的时间延迟长度是否足够检测所述高电平脉宽信息和判断所述相邻的下一个延迟路径的时间延迟长度是否足够检测所述低电平脉宽信息，若都足够检测，则所述自适应控制模块确定所述相邻的下一个延迟路径对所述待校准时钟信号进行时间延迟；

若有任意一个不足够检测，则所述自适应控制模块继续确定相邻的下一个延迟路径，所述自动脉宽检测模块重复继续判断的步骤。

可选地，所述自动脉宽检测模块包括第一D触发器、第二D触发器、高电平脉宽信息处理模块和低电平脉宽信息处理模块；所述高电平脉宽信息处理模块包括多个高电平脉宽信息处理电路，所述低电平脉宽信息处理模块包括多个低电平脉宽信息处理电路；

所述第一D触发器的D端连接所述待校准时钟信号，所述第一D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第一D触发器的Q端连接所述高电平脉宽信息处理电路的第一输入端；

所述第二D触发器的D端连接所述待校准时钟信号，所述第二D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第二D触发器的Q端连接所述低电平脉宽信息处理电路的第一输入端；

所述高电平脉宽信息处理电路的第一输出端连接后一个高电平脉宽信息处理模块中高电平脉宽信息处理电路的第一输入端；所述低电平脉宽信息处理电路的第一输出端连接后一个低电平脉宽信息处理模块中低电平脉宽信息处理电路的第一输入端；

所述待校准时钟信号的上升沿触发所述第一D触发器进行所述高电平脉宽信息采集，所述高电平脉宽信息处理电路用于对所述高电平脉宽信息进行处理；所述待校准时钟信号的下降沿触发所述第二D触发器进行所述低电平脉宽信息采集，所述低电平脉宽信息处理电路用于对所述低电平脉宽信息进行处理。

可选地，所述高电平脉宽信息包括高电平结束位置，所述低电平脉宽信息包括低电平结束位置；所述自适应控制模块包括计数器；

所述自动脉宽检测模块根据所述高电平结束位置，判断所述第一延迟路径的时间延迟长度是否足够检测所述高电平脉宽信息，以及根据所述低电平结束位置，判断所述第一延迟路径的时间延迟长度是否足够检测所述低电平脉宽信息，得到延迟路径选择信息；

所述自适应控制模块根据所述延迟路径配置信息判断所述计数器的数值是否加一，若所述延迟路径配置信息为都足够检测，则所述计数器的数值不变，所述自适应控制模块确定所述第一延迟路径对所述待校准时钟信号进行时间延迟；若所述延迟路径选择信息为有任意一个不足够检测，则所述计数器的数值加一，所述自动脉宽检测模块继续根据所述高电平结束位置，判断相邻的下一个延迟路径的时间延迟长度是否足够检测所述高电平脉宽信息，以及根据所述低电平结束位置，判断所述下一个延迟路径的时间延迟长度是否足够检测所述低电平脉宽信息，得到所述延迟路径选择信息，所述自适应控制模块继续根据所述延迟路径选择信息判断所述计数器的数值是否加一的步骤。

可选地，所述可配置延迟路径的下降沿调制模块包括控制逻辑电路；

所述控制逻辑电路具体用于对所述高电平脉宽信息和所述低电平脉宽信息进行比较，并得到所述高电平脉宽信息和所述低电平脉宽信息的比较结果和差值，根据所述比较结果和所述差值产生对所述待校准时钟信号进行下降沿调制的控制信号；

所述可配置延迟路径的下降沿调制模块根据所述控制信号对所述待校准时钟信号进行下降沿调制。

可选地，所述可配置延迟路径的下降沿调制模块包括所述第二延迟线，所述第二延迟线串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述第二延迟线的延迟路径的数量与所述可配置延迟路径的第一延迟线的延迟路径的数量相同，所述第二延迟线的第i个延迟单元的延迟时间为所述可配置延迟路径的第一延迟线的第i个延迟单元的延迟时间的二分之一，所述i为大于等于1的正整数。

可选地，所述延迟路径的个数为3个，所述延迟单元的个数为16个。

可选地，还包括：时钟信号产生电路；

所述时钟信号产生电路产生第一待校准时钟信号和第二待校准时钟信号，所述第一待校准时钟信号和所述第二待校准时钟信号为差分时钟信号。

所述可配置延迟路径的下降沿调制模块，对所述第一待校准时钟信号和所述第二待校准时钟信号进行下降沿调制；

所述相位插值模块，对所述进行下降沿调制后的第一待校准时钟信号和所述第二待校准时钟信号进行处理，得到占空比校准后的时钟信号。

可选地，所述相位插值模块包括反相器；

所述反相器对所述所述进行下降沿调制后的第一待校准时钟信号和所述第二待校准时钟信号进行处理，得到占空比校准后的时钟信号。

本申请实施例提供了一种占空比校准方法，利用上述实施例的占空比校准电路对待校准时钟信号进行占空比校准。

本申请实施例提供了一种占空比校准电路，包括：可配置延迟路径的第一延迟线、自动脉宽检测模块、自适应控制模块和可配置延迟路径的下降沿调制模块和相位插值模块；所述可配置延迟路径的第一延迟线串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，每个延迟路径包括一个或多个串联且延迟时间相同或者不同的子延迟单元，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述可配置延迟路径的第一延迟线的延迟时间范围根据待校准信号的脉宽信息以及电路的工作环境通过自适应控制模块来自动确定，所述可配置延迟路径的第一延迟线用于对所述待校准时钟信号进行时间延迟；所述自动脉宽检测模块，用于检测所述待校准时钟信号的脉宽信息，并根据所述脉宽信息以及电路的工作环境产生反应可配置延迟路径的第一延迟线中延迟单元的延迟路径长度是否够用的信息；所述自适应控制模块，用于根据自动脉宽检测模块产生的反应可配置延迟路径的第一延迟线中延迟单元的延迟路径是否够用的信息，自动的根据待校准时钟信号的高脉宽和低脉宽宽度以及电路的工作环境调整可配置延迟路径的第一延迟线中延迟单元的延迟路径到当前条件够用和合适的长度；所述可配置延迟路径的下降沿调制模块，用于根据所述脉宽信息产生对所述待校准时钟信号进行下降沿调制的控制信号，并根据所述控制信号对所述待校准时钟信号进行下降沿调制；所述相位插值模块，用于根据所述进行下降沿调制后的待校准时钟信号，获得占空比校准后的时钟信号。

由此可见，本申请实施例中提供的占空比校准电路，包括自动脉宽检测模块和自适应调整模块，自动脉宽检测模块可以对输入的待校准时钟信号的高电平脉宽和低电平脉宽进行检测，以便自适应控制模块根据检测得到的结果自动配置可配置延迟路径的延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟，之后可配置延迟路径的下降沿调制模块根据高电平脉宽和低电平脉宽对待校准时钟信号进行调制，最终得到占空比校准后的时钟信号。本申请实施例提供的延迟单元中多种的延迟路径能够实现在满足不同频率信号和电路不同的工作环境下的占空比校准精度的情况下，减小电路的占用面积，优化电路性能，降低成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1(a)为现有技术中一种占空比校准电路的示意图；

图1(b)为现有技术中一种占空比校准电路的时序图；

图1(c)为现有技术中一种延迟线的示意图；

图2为本申请实施例提供的一种占空比校准电路的示意图；

图3为本申请实施例提供的一种可配置延迟路径的延迟线的示意图；

图4(a)为本申请实施例提供的时钟信号产生电路的示意图；

图4(b)本申请实施例提供的时钟信号产生电路的工作原理波形图；

图5(a)为本申请实施例提供的自动脉宽检测模块的电路图；

图5(b)为本申请实施例提供的自动脉宽检测模块的工作原理波形图；

图6(a)为本申请实施例提供的高电平脉宽信息处理电路UCR的电路图和真值表；

图6(b)为本申请实施例提供的低电平脉宽信息处理电路DKN的电路图和真值表；

图6(c)本申请实施例提供的Flag信号产生电路的电路图；

图7(a)为本申请实施例提供的自适应控制模块的电路图；

图7(b)为本申请实施例提供的自适应控制模块的工作原理波形图；

图8(a)为本申请实施例提供的可配置延迟路径的下降沿调制模块的电路图；

图8(b)为本申请实施例提供的可配置延迟路径的下降沿调制模块的工作原理波形图；

图9为本申请实施例提供的控制逻辑电路和可配置延迟路径的下降沿调制模块的示意图；

图10为本申请实施例提供的相位插值模块的电路图；

图11为采用本申请实施例提供的占空比校准电路进行时钟信号占空比校准的工作原理波形图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

目前，正如背景技术所述，参考图1(a)所示，为现有技术中一种占空比校准电路的示意图。现有技术中一种占空比校准电路主要包括：相位分裂(Phase Split，PS)模块，延迟线(delay line)，控制逻辑(Control Logic)模块，下降沿调制(Fall Edge Modulator，FEM)模块和相位插值(Phase Interpolator，PI)模块。

其基本工作原理如下：复位信号Rst置高，电路进入初始态，之后复位信号Rst置低，电路进入正常工作状态，相位分裂模块根据输入时钟信号Clk_in产生差分时钟信号，即产生两个具有互补占空比的同相时钟信号clk_p和clk_n，参考图1(b)所示，为现有技术中一种占空比校准电路的时序图，差分时钟信号clk_p、clk_n和Clk_in具有相同的时钟周期T

T

即输出时钟信号Clk_out的高电平脉宽T

参考图1(c)所示，为现有技术中一种延迟线的示意图，对相同延迟单元数的延迟线而言，延迟线的总延迟时间决定了输入信号的频率范围，每个延迟单元的延迟时间决定占空比校准精度。因而延迟线中延迟单元的延迟时间对不同频率下输出占空比误差影响不同：对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，校准的高精度需要延迟单元的延迟时间长，即若按照低频信号设置延时，高频时的输出误差就会过大；如果按照高频设置延时，延迟链的总延迟偏小，会限制电路工作的低频范围。当兼顾高精度和输入信号的宽频率范围时，必须采用短延迟时间的延迟单元，并增加延迟单元数量。由于兼顾低频输入信号会导致过多的延迟单元数量和对应复杂的控制电路，造成电路面积和功耗成本的急剧上升。

基于以上技术问题，本申请实施例提供了一种占空比校准电路，包括：可配置延迟路径的第一延迟线、自动脉宽检测模块、自适应控制模块和可配置延迟路径的下降沿调制模块和相位插值模块；所述可配置延迟路径的第一延迟线串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，每个延迟路径包括一个或多个串联且延迟时间相同或者不同的子延迟单元，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述可配置延迟路径的第一延迟线中串联的延迟单元的延迟路径具有可配置的特点，其延迟时间范围根据待校准信号的脉宽信息以及电路的工作环境确定，所述可配置延迟路径的第一延迟线用于对所述待校准时钟信号进行时间延迟；所述自动脉宽检测模块，用于检测所述待校准时钟信号的脉宽信息，并根据所述脉宽信息以及电路的工作环境产生反应可配置延迟路径的第一延迟线中延迟单元的延迟路径长度是否够用的信息；所述自适应控制模块，用于根据自动脉宽检测模块产生的反应可配置延迟路径的第一延迟线中延迟单元的延迟路径是否够用的信息，自动的根据待校准时钟信号的高脉宽和低脉宽宽度以及电路的工作环境调整可配置延迟路径的第一延迟线中延迟单元的延迟路径到当前条件够用和合适的长度；所述可配置延迟路径的下降沿调制模块，用于根据所述脉宽信息产生对所述待校准时钟信号进行下降沿调制的控制信号，并根据所述控制信号对所述待校准时钟信号进行下降沿调制；所述相位插值模块，用于根据所述进行下降沿调制后的待校准时钟信号，获得占空比校准后的时钟信号。

由此可见，本申请实施例中提供的占空比校准电路，包括自动脉宽检测模块和自适应控制模块，自动脉宽检测模块可以对输入的待校准时钟信号的高电平脉宽和低电平脉宽进行检测，以便自适应控制模块根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟，之后可配置延迟路径的下降沿调制模块根据高电平脉宽和低电平脉宽对待校准时钟信号进行调制，最终得到占空比校准后的时钟信号。本申请实施例提供的延迟单元中多种的延迟路径能够实现在满足不同频率信号和电路不同的工作环境下的占空比校准精度的情况下，减小电路的占用面积，优化电路性能，降低成本。

为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。

参考图2所示，为本申请实施例提供的一种占空比校准电路的示意图，该占空比校准电路100包括：自动脉宽检测(Pulse Width Detector，PWD)模块110、可配置延迟路径的第一延迟线(delay line)111、下降沿调制(Fall Edge Modulator，FEM)模块120和相位插值(Phase Interpolator，PI)模块130，还可以包括时钟信号产生电路(Start Circuit，SC)140。其中，自动脉宽检测模块110包括可配置延迟路径的第一延迟线111和自适应控制(Adaptive Control，AC)模块112，可配置延迟路径的下降沿调制模块120包括控制逻辑(Control Logic)电路121和第二延迟线122。

参考图3所示，为本申请实施例提供的一种延迟线的示意图。在本申请实施例中，每个延迟单元可以包括一个或多个延迟路径，图3中示出了3种延迟路径A0、A1和A2，缓冲器buffer为子延迟单元，子延迟单元的延迟时间可以根据实际情况确定，子延迟单元的延迟时间可以相同，也可以不同。前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，例如延迟路径A1相较于延迟路径A0而言，多2个子延迟单元，因此延迟路径A1的总延迟时间大于延迟路径A0的总延迟时间，同理延迟路径A2的总延迟时间大于延迟路径A1的总延迟时间。A0可以称为短延迟路径(Short delay line)，A1可以称为中延迟路径(Mediumdelay line)，A3可以称为长延迟路径(Long delay line)。可以采用两位2进制数字对3种延迟路径A0、A1和A2进行标识，例如S<1:0>＝00，表示为短延迟路径A0；S<1:0>＝01，表示为中延迟路径A1；S<1:0>＝10，表示为长延迟路径A2。本申请实施例不限定延迟路径的个数，因此也不限定二进制数字的位数，例如本申请的每个延迟单元内包括8个延迟路径，此时两位2进制数字就不能完全满足8个延迟路径，因此可以采用三位2进制数字来进行标识8个延迟路径。如图3所示，当包括三条不同延迟路径的延迟单元进行串联时，可以组成三条不同延迟时间的可配置延迟路径的第一延迟线，包括第一短延迟线、第一中延迟线和第一长延迟线，第一短延迟线中延迟单元采用短延迟路径A0，第一中延迟线中延迟单元采用中延迟路径A1，第一长延迟线中延迟单元采用长延迟路径A2。也就是说，延迟单元中包括的延迟路径越多，延迟线进行时间延迟的选择也越多。

在本申请的实施例中，时钟信号可以从in进入延迟线111的延迟单元，从3中延迟路径中选择一条，从out输出。随着延迟线的延伸，延迟线上延迟单元的数量增多，延迟时间逐渐增大。并且每个延迟单元包括多种延迟时间不同的延迟路径，对于高频信号而言，可以由前面的延迟单元，以及选择延迟单元中较短的延迟路径进行时钟信号的时间延迟，此时延迟时间较短，可以保证高频信号占空比校准的精准度；对于低频信号而言，可以扩展到后面的延迟单元，以及选择延迟单元中较长的延迟路径进行时钟信号的时间延迟，此时延迟时间较长，可以保证对低频信号占空比校准的精确度，并且减少了延迟单元的数量，减少了占空比校准电路的占用面积，降低成本。

下面对本申请实施例提供的占空比校准电路进行校准的主要流程进行简单描述：

在本申请的实施例中，当复位信号Rst结束，即复位信号Rst置低时，电路进入正常工作状态，参考图2所示，时钟信号产生电路(Start Circuit，SC)140根据输入的时钟信号Clk_in产生第一待校准时钟信号clk_p和第二待校准时钟信号clk_n，第一待校准时钟信号clk_p和第二待校准时钟信号clk_n为差分时钟信号。之后脉宽检测(Pulse WidthDetector，PWD)模块110通过串联含有三条不同延迟路径的延迟单元组成三条不同延迟时间的可配置延迟路径的第一延迟线进行待校准时钟信号clk_p的脉宽检测，得到待校准时钟信号clk_p的脉宽信息，根据该脉宽信息，确定对应延迟时间的延迟路径，当S<1:0>＝00，表示选择短延迟路径A0，S<1:0>＝01，表示选择中延迟路径A1，S<1:0>＝10，表示长延迟路径A2。PWD模块110在检测待校准时钟信号clk_p脉宽的过程中，使用Flag信号表示延迟路径组成的延迟线的时间延迟长度是否够用，根据反馈到自适应控制(Adaptive control，AC)模块112的Flag信号的值调整延迟路径，即调整延迟路径的标识S<1:0>，使PWD模块110能够在检测过程中自动配置合适的延迟路径，如果延迟路径组成的延迟线的时间延迟长度足够检测待校准时钟信号clk_p脉宽，Flag信号为低，S<1:0>不变，如果延迟路径组成的延迟线的时间延迟长度不够检测clk_p脉宽，Flag信号为高，自适应控制(Adaptive Control，AC)模块112中的计数器使S<1:0>加一，选择延迟时间更长的延迟路径，之后PWD模块110使用合适的延迟路径组成的延迟线进行检测待校准时钟信号clk_p的高电平脉宽信息up<3:0>和低电平脉宽信息down<3:0>，同时根据脉宽信息检测结果选择出和待校准时钟信号clk_n具有互补占空比的同相时钟信号clk_pb，其中高电平脉宽信息up<3:0>和低电平脉宽信息down<3:0>都可以表示为四位2进制数字，例如up<3:0>＝0111，down<3:0>＝0011。之后待校准时钟信号clk_pb输入至下降沿调制(Fall Edge Modulator，FEM)模块120，FEM模块120包括的控制逻辑(Control Logic)电路121根据高电平脉宽信息up<3:0>和低电平脉宽信息down<3:0>，得到对待校准时钟信号clk_pb和clk_n进行下降沿调制的控制信号INC、TYP、DEC、Y<11:0>和YN<11:0>，FEM模块120根据该供职信号对对待校准时钟信号clk_pb和clk_n进行下降沿调制，得到具有互补占空比并且占空比接近50％的同相时钟信号clk_pf和clk_nf，最后经过相位插值(Phase Interpolator，PI)模块130整合得到具有50％占空比的时钟信号Clk_out。

由此可见，占空比校准电路开始工作后，含有不同时间延迟长度的延迟线的自动脉宽检测模块根据脉宽检测结果自动配置合适的延迟路径和需要的时钟信号，然后经过可配置延迟路径的下降沿调制模块和相位插值模块得到占空比为50％的时钟信号进行输出，实现具有宽的工作频率范围的开环占空比校准电路。并且自动脉宽检测模块中的延迟单元含有三条时间延迟长度不同的延迟路径，使用简单的自适应控制电路自动配置合适的延迟路径检测脉宽，自适应可配置的方式不仅可以根据输入时钟信号的待检测脉宽长度自动调整，还可以结合电路当前所处的PVT条件进行自动调整，选择对应频率脉宽宽度和此时PVT条件下更合适的延迟路径，减少PVT变化对电路性能的影响。

在经过对本申请实施例提供的占空比校准电路进行校准的主要流程进行简单描述之后，下面将对每个模块具体对待校准时钟信号进行校准的流程进行详细描述：

首先是时钟信号产生电路(Start Circuit，SC)140。图4(a)为本申请实施例提供的时钟信号产生电路的示意图，时钟信号产生电路包括D触发器、或门、缓冲器buffer和匹配延迟线MDL。图4(b)本申请实施例提供的时钟信号产生电路的工作原理波形图。参考图4(a)和图4(b)所示，当复位信号Rst为高，D触发器处于复位状态，电路不工作，当复位信号Rst置低后，电路开始工作，待校准时钟信号Clk_in输入至D触发器。从工作原理波形图可以得知，Rst为高的时候，Qn为高，Clk_in经过或门后clk也为高，Rst置低后，在待校准时钟信号Clk_in的第一个上升沿处，Qn被拉低，并且将一直保持这个值，经过或门后，clk将跟随待校准时钟信号Clk_in变化，clk通过缓冲器buffer和延迟线MDL产生差分时钟信号clk_p和clk_n。通过buffer输出clk_p，以便给后面的PWD模块的电路提供驱动。为了使clk_n和clk_pb同相，clk_n通过匹配延迟线MDL输出，MDL产生的延迟抵消clk_pb输出时在PWD模块中产生的延迟。

其次是自动脉宽检测(Pulse Width Detector，PWD)模块110。本申请实施例所采用的脉宽检测(Pulse Width Detector，PWD)模块110可以是复用的自动脉宽检测模块，即不需要单独重新设置一个脉宽检测模块，只需要将已经拥有的脉宽检测模块进行复用至本申请实施例中的占空比校准电路中即可。这样可以进一步降低本申请实施例中占空比校准电路的成本。

图5(a)为本申请实施例提供的自动脉宽检测模块的电路图，自动脉宽检测模块的电路包括多个第一D触发器113、多个第二D触发器114、高电平脉宽信息处理模块115、低电平脉宽信息处理模块116、可配置延迟路径的第一延迟线111和Flag信号产生电路。图5(b)为本申请实施例提供的自动脉宽检测模块的工作原理波形图。

在本申请的实施例中，自动脉宽检测模块110包括可配置延迟路径的第一延迟线111，可配置延迟路径的第一延迟线111中包括多个延迟单元，多个延迟单元串联构成可配置延迟路径的第一延迟线111，每个延迟单元中包括一个或多个延迟路径。由图5(a)可以看出，可配置延迟路径的第一延迟线111中包括16个延迟单元，每个延迟单元中包括3条延迟路径A0、A1和A2。高电平脉宽信息处理模块115包括多个高电平脉宽信息处理电路UCR，低电平脉宽信息处理模块116包括多个低电平脉宽信息处理电路DKN。在自动脉宽检测模块110中第一D触发器113的数量、第二D触发器114的数量、高电平脉宽信息处理电路UCR的数量、低电平脉宽信息处理电路DKN的数量都相同，都为可配置延迟路径的第一延迟线111中延迟单元的数量。

在自动脉宽检测模块110中，第一D触发器的D端连接待校准时钟信号clk_p，第一D触发器的时钟输入端连接对应延迟单元输出的延时信号ψ

图6(a)为本申请实施例提供的高电平脉宽信息处理电路UCR的电路图和真值表。图6(b)为本申请实施例提供的低电平脉宽信息处理电路DKN的电路图和真值表。图6(c)本申请实施例提供的Flag信号产生电路的电路图。

当待校准时钟信号clk_p输入至自动脉宽检测模块110时，通过改变S<1:0>的值来配置不同的延迟路径，S<1:0>的初始值默认为短延迟路径A0，即S<1:0>＝00，此时采用短延迟路径A0的延迟单元输出一组相位间隔相同的时钟信号ψ

自动脉宽检测模块110根据高电平结束位置R代码，判断第一延迟路径A0的时间延迟长度是否足够检测高电平脉宽信息，以及根据低电平结束位置K代码，判断第一延迟路径A0的时间延迟长度是否足够检测低电平脉宽信息，得到延迟路径选择信息。具体的，将R代码中所有的值或在一起得到flag_up的值，如果flag_up的值为0表示第一延迟路径A0的时间延迟长度不够检测clk_p的高电平脉宽，否则表示第一延迟路径A0的时间延迟长度足够检测clk_p的高脉宽，将N代码中所有值或在一起得到flag_down的值，如果flag_down的值为0表示第一延迟路径A0的时间延迟长度不够检测clk_p的低电平脉宽，否则表示第一延迟路径A0的时间延迟长度足够检测clk_p的低电平脉宽。参考图6(c)所示的Flag信号产生电路，flag_up和flag_down经过与非门得到Flag信号，flag_up和flag_down中只要有一个为0，Flag信号的值就为1，表示第一延迟路径A0不够检测clk_p的脉宽，需要调整S<1:0>选择合适的延迟路径。

在实际应用中，采用UCR处理采集得到的高电平脉宽信息的原因是若待校准时钟信号clk_p的时钟周期小于可配置延迟路径的第一延迟线时间延迟的长度，输出的U代码中可能会出现多组连续的1，导致后续电路逻辑出现错误，为了保证电路可以应用在宽的频率范围，使用UCR处理U代码得到C代码和R代码。采用DKN处理采集得到的低电平脉宽信息的原因是若待校准时钟信号clk_p的时钟周期小于可配置延迟路径的第一延迟线时间延迟的长度，输出的D代码中可能会出现多组连续的0，使用DKN处理D代码得到K代码和N代码。

自动脉宽检测模块图7(a)为本申请实施例提供的自适应控制模块的电路图，自适应控制模块的电路包括D触发器、缓冲器buffer、与非门、计数器(2bit counter)。图7(b)为本申请实施例提供的自适应控制模块的工作原理波形图。

在本申请的实施例中，延迟路径配置信息有以下两种：第一种为Flag信号的值为1表示可配置延迟路径的第一延迟线时间延迟的长度不够检测clk_p的脉宽，第二种为Flag信号的值为0表示可配置延迟路径的第一延迟线时间延迟的长度足够检测clk_p的脉宽。因此，当Flag信号的值为0时，自适应控制模块确定当前的延迟路径为进行待校准时钟信号clk_p进行校准的延迟路径，计数器的数值不变，S<1:0>的值不变；当Flag信号的值为1时，自适应控制模块确定当前的延迟路径不足以进行待校准时钟信号clk_p的校准，计数器的数值加一，S<1:0>的值也加一，自适应控制模块确定当前的延迟路径的下一个延迟路径，自动脉宽检测模块的第一D触发器和第二D触发器继续采集高电平脉宽信息和低电平脉宽信息，对高电平脉宽信息和低电平脉宽信息进行处理后，得到Flag信号的值，根据Flag信号的值判断所述下一个延迟路径的时间延迟长度是否能够检测clk_p的脉宽。具体的，参考图7(b)所示，使用clk_p的二分频时钟信号clk_div2作为延迟选择的操作周期，在clk_div2的上升沿处采样Flag信号的值，如果Flag的值为1，Qf拉高，与clk_div2经过一个与门后，clks会出现一个上升沿，在clks的上升沿处触发计数器(2bit counter)改变S<1:0>的值。S<1:0>默认为00，选择短延迟路径A0，若短延迟路径A0不够检测脉宽，Flag信号为1，clks出现一个上升沿，计数器加1将S<1:0>变为01，选择中延迟路径A1，若此时中延迟路径A1足够检测脉宽，Flag信号拉低，若之后检测得到中延迟路径A1不足够检测脉宽，Flag信号为1，clks出现一个上升沿，计数器加1将S<1:0>变为10，选择长延迟路径A1，若此时长延迟路径A2足够检测脉宽，Flag信号拉低。如果Flag的值为0，Qf为低，clks保持为低，为了抵消Flag信号到Qf的传播延时，clk_div2经过缓冲器buffer后接入到与非门。

在本申请的实施例中，只是列举了3种延迟路径，因此计数器最多进行两次加一，但是在实际应用中，可以不限制延迟路径的个数，因此计数器可以进行多次加一，以改变延迟路径。

在本申请的实施例中，自适应控制模块根据自动脉宽检测模块中延迟路径检测脉宽的结果去自动配置合适的延迟路径，这种自适应配置延迟路径的方式能够自动适应电路的PVT变化，提高电路的鲁棒性。并且电路中不需要加入新的模块，在实现自适应配置延迟路径的时候，只需要将自动脉宽检测模块输出和输入待校准时钟信号的脉宽相关的信息进行简单的逻辑组合就可以实现。此外，相较于仅仅检测待校准时钟信号的下降沿，利用脉宽检测器检测出输入待校准时钟信号的高电平脉宽信息和低电平脉宽信息，得到高电平脉宽和低电平脉宽的差值；然后利用脉宽差值调整信号占空比到50％，这种方式可以增加电路调整的输入占空比的范围，增强占空比校准的效果。

参考图5(b)所示，为自动脉宽检测模块110的工作原理波形图，由图可以看出，待校准时钟信号clk_p上升沿触发第一D触发器采样clk_p得到U代码，U[0]-U[6]为1，U[7]为0，说明clk_p的高电平脉宽含有7个τ，τ为每个延迟单元的延迟时间，为了避免U代码中出现多组连续的1对电路逻辑产生影响，使用UCR将U代码处理成C代码和R代码，C代码中1的个数就表示clk_p的高电平脉宽信息up<3:0>。R代码中的1表示第一D触发器对clk_p高电平脉宽采样结束的位置，选择该处延迟单元的输出作为clk_pb，R[7]＝1，选择ψ

再次是可配置延迟路径的下降沿调制(Fall Edge Modulator，FEM)模块120。图8(a)为本申请实施例提供的可配置延迟路径的下降沿调制模块的电路图，图8(b)为本申请实施例提供的可配置延迟路径的下降沿调制模块的工作原理波形图。可配置延迟路径的下降沿调制模块120包括控制逻辑(Control Logic)电路121和第二延迟线122。第二延迟线122串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，第二延迟线122的延迟路径的数量与可配置延迟路径的第一延迟线111的延迟路径的数量相同，第二延迟线122的第i个延迟单元的延迟时间为可配置延迟路径的第一延迟线111的第i个延迟单元的延迟时间的二分之一，i为大于等于1的正整数。也就是说，FEM模块中的延迟单元FEM_delay unit和PWD模块中的延迟单元delay unit的结构一样，对于确定的延迟路径S<1:0>，FEM_delay unit的延迟时间约为PWD中延迟单元延时的一半。

可配置延迟路径的下降沿调制模块120用于根据高电平脉宽信息和低电平脉宽信息产生对待校准时钟信号进行下降沿调制的控制信号，并根据控制信号对待校准时钟信号进行下降沿调制。

在本申请的实施例中，可配置延迟路径的下降沿调制模块120包括控制逻辑(Control Logic)电路121。图9为本申请实施例提供的控制逻辑(Control Logic)电路121和可配置延迟路径的下降沿调制模块120的示意图。

在本申请的实施例中，控制逻辑电路具体用于对高电平脉宽信息和低电平脉宽信息进行比较，并得到高电平脉宽信息和所述低电平脉宽信息的比较结果和差值E<3:0>，根据比较结果和所述差值产生对待校准时钟信号进行下降沿调制的控制信号INC、TYP、DEC、Y<11:0>和YN<11:0>，之后可配置延迟路径的下降沿调制模块根据控制信号对待校准时钟信号进行下降沿调制。

具体的，控制逻辑电路121中Comp&Sub表示比较和相减，比较高电平脉宽信息up<3:0>和低电平脉宽信息down<3:0>的大小，如果两者相同，TYP＝1，其余为0；如果up<3:0>大于down<3:0>，INC＝1，其余为0；如果up<3:0>小于down<3:0>，DEC＝1，其余为0。最后计算两者的差值，如果TYP＝1，E<3:0>＝0000；如果INC＝1，E<3:0>为up<3:0>减去down<3:0>的结果；如果DEC＝1，E<3:0>为down<3:0>减去up<3:0>的结果。控制逻辑电路121中的译码器(Decode)将E<3:0>译码为12字节(bit)的Y<11:0>，Y<11:0>每位取反后得到YN<11:0>。

参考图8(b)所示，第二延迟线的中间延迟单元的输出为nclk，经过缓冲器得到脉宽没有变化的TYP0，第二延迟线的左边延迟单元的输出fclkn和nclk经过与门，得到和nclk上升沿对齐，脉宽变窄0.5nτ的DECn，第二延迟线的右边延迟单元的输出bclkn和nclk经过或门，得到和nclk上升沿对齐，脉宽展宽0.5nτ的INCn。开关电路为互补的NMOS和PMOS晶体管构成的传输门，当NMOS的栅极控制电压Y为1，PMOS的栅极控制电压YN为0的时候，表示开关打开，传输门上面的信号传输到下面，否则开关断开，传输门输出高阻态。为了避免大量开关电路连接在一起导致开关电路负载过大影响电路性能，将选择TYP0和INCn的开关电路连接在一起，选择DECn的开关电路连接在一起，使用s信号控制二选一多路选择器选择需要的时钟信号输出。例如，参考图8(a)所示，以调整待校准时钟信号clk_pb的FEM模块为例，如果s＝1，clk_pf选择脉宽变窄的in1，如果s＝0，clk_pf选择脉宽不变或者展宽的in0。

参考图8(a)所示，Y<11:0>和YN<11:0>用于控制FEM模块中传输门构成的开关电路的打开与关断。INC和TYP控制调整clk_pb的FEM模块中的s信号，如果TYP＝1，Y<11:0>中Y<0>＝1，传输到in0上的是脉宽没有调整的nclk，s＝0，clk_pf选择in0，如果INC＝1，s＝1，clk_pf选择脉宽变窄的DECn，如果INC和TYP都为0，s＝0，clk_pf选择脉宽展宽的in0，同理DEC和TYP控制调整clk_n的FEM模块中的s信号，经过调整后clk_pf和clk_nf的占空比都接近50％。

最后是相位插值(Phase Interpolator，PI)模块130。图10为本申请实施例提供的相位插值模块的电路图，相位插值模块包括反相器。在本申请的实施例中，相位插值器由三个反相器构成，反相器对第一待校准时钟信号clk_pf和第二待校准时钟信号clk_nf进行处理，得到占空比校准后的时钟信号Clk_out。

以上对本申请实施例提供的占空比校准电路中每个模块具体对待校准时钟信号进行校准的流程进行了详细描述。

参考图11所示，为采用本申请实施例提供的占空比校准电路进行时钟信号占空比校准的工作原理波形图。由图可知，复位信号Rst为高，电路进入初始态，Flag信号初始为1，S<1:0>初始为00，使用短延迟路径A0，高电平脉宽信息up<3:0>初始为0000，低电平脉宽信息down<3:0>初始为1111。复位信号Rst拉低后，电路开始工作，时钟信号产生电路输出差分时钟信号clk_p和clk_n，在clk_p出现上升沿后，PWD模块开始检测clk_p的脉宽，短延迟路径A0的时间延迟长度不够检测clk_p的脉宽，Flag信号为1，S<1:0>由00变为01，选择中延迟路径A1，Flag信号变为0，PWD模块选择出和clk_n同相的占空比互补的时钟信号clk_pb，并检测得到高电平脉宽信息up<3:0>＝0111和低电平脉宽信息down<3:0>＝0011，控制逻辑电路比较up<3:0>和down<3:0>，INC＝1，TYP和DEC都为0，计算出up<3:0>和down<3:0>的差值为0100，因此Y<11:0>＝000000001000、YN<11:0>＝111111110111，控制信号INC、TYP、DEC、Y<11:0>和YN<11:0>控制FEM模块，调整clk_pb和clk_n的下降沿，得到同相具有互补占空比并且占空比接近50％的时钟信号clk_pf和clk_nf，最后经过PI模块整合得到占空比为50％的时钟信号Clk_out。

本申请实施例中提供的占空比校准电路，包括自动脉宽检测模块和自适应控制模块，自动脉宽检测模块可以对输入的待校准时钟信号的高电平脉宽和低电平脉宽进行检测，以便自适应控制模块根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟，之后可配置延迟路径的下降沿调制模块根据高电平脉宽和低电平脉宽对待校准时钟信号进行调制，最终得到占空比校准后的时钟信号。本申请实施例提供的延迟单元中具有可配置特点的延迟路径能够使得电路可以工作在宽的频率范围，例如电路工作在3.33GHz-360MHz的频率范围内。本申请实施例能够满足不同频率信号的占空比校准精度，例如电路在2GHz到360MHz的高频范围内，占空比误差控制在+-2％以内；电路在3.33GHz到2GHz低频范围内，占空比误差控制在+-3.1％以内。此外，本申请实施例提供的占空比校准电路，控制电路逻辑简单，整体电路占用资源较少，减小电路的占用面积，降低成本。

基于以上实施例提供的占空比校准电路，本申请实施例还提供了一种占空比校准方法，利用上述实施例提供的占空比校准电路对待校准时钟信号进行占空比校准。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。