半导体装置

技术领域

本文公开的技术和实现方式总体涉及一种半导体装置，更具体地，涉及一种具有三维(3D)结构的半导体装置。

背景技术

近来，为了满足消费者对高性能和低成本的需求，对更高集成度的半导体装置的需求不断增长。由于二维(2D)或一维(1D)半导体装置的集成度主要由单位存储器单元所占据的区域或面积决定，所以2D或1D半导体装置的集成度极大地受到形成精细图案的技术的影响。然而，对于更高程度的图案小型化(即，更精细的图案)，通常需要超高成本的装置。因此，尽管2D半导体装置的集成度正在迅速提高，但是由于成本的原因，这种2D半导体装置的应用范围仍然受到限制。作为克服上述限制的替代方案，近来已经开发了其中存储器单元布置为三维(3D)结构的三维(3D)半导体装置，并且这种三维(3D)半导体装置已经迅速地得到广泛使用。

发明内容

所公开的技术的各种实施方式涉及一种半导体装置，其包括多个基板层并且允许多个传输晶体管分布到不同的基板层，使得传输晶体管的数量减少，而与叠层数量的增加无关。

根据所公开的技术的一个实施方式，一种半导体装置可以包括：第一基板层，其包括逻辑电路；以及多个第二基板层，其层叠在第一基板层上，所述多个第二基板层包括存储器单元阵列。每一个第二基板层可以包括传送电路，其联接到存储器单元阵列的行线，该传送电路设置在第二基板层上并且选择性地联接到全局行线。

根据所公开的技术的另一实施方式，一种半导体装置可以包括：第一基板层，其包括逻辑电路；多个第二基板层，其层叠在第一基板层上，多个第二基板层各自包括第一子单元阵列和第一传输晶体管组；以及第三基板层，其层叠在多个第二基板层上，并且包括第二子单元阵列和第二传输晶体管组。

应当理解，本文公开的技术的前述一般描述和以下详细描述都是说明性和解释性的，并且旨在向本领域技术人员提供对公开范围的进一步解释。

附图说明

当结合附图考虑时，参照以下详细描述，所公开的技术的上述和其它特征和有益方面将变得显而易见。

图1是示出根据本公开的一个实施方式的半导体装置的框图。

图2是示出根据本公开的一个实施方式的图1所示的存储器单元阵列的单个等效电路的示意图。

图3是示出根据本公开的一个实施方式的半导体装置的框图。

图4是示出根据本公开的一个实施方式的图3的存储器单元阵列的示例的详细示意图。

图5和图6是示出根据本公开的实施方式的图3和图4所示的基板层的示例的截面图。

图7和图8是示出根据本公开的实施方式的半导体装置的层叠结构的示例的示意图。

图9和图10是示出根据本公开的实施方式的基于图7和图8中的层叠结构的布局结构的示意图。

附图中的每个元件的符号

MC：存储器芯片

110：存储器单元阵列

115：传送电路。

具体实施方式

本专利文件提供了一种半导体装置的实现方式和示例，该半导体装置基本上解决了与相关技术的限制或缺点相关的一个或更多个问题。所公开的技术的一些实现方式提出了一种半导体装置，其包括多个基板层，并且允许多个传输晶体管(pass transistor)分布到不同的基板层，使得半导体装置的尺寸减小，而与叠层数量的增加无关。认识到上述问题，所公开的技术提供了减少传输晶体管的数量而与叠层数量的增加无关的半导体装置的各种实现方式，从而能够提高高速操作中的性能。

现在将详细参照所公开的技术的各个方面，其实施方式和示例在附图中示出。将尽可能在所有附图中使用相同的附图标记来表示相同或相似的部分。

仅出于说明的目的而公开了与所公开的技术的实施方式相关联的具体的结构描述和功能描述。这些实施方式表示有限数量的可能实施方式。然而，在不脱离所公开的技术的范围或精神的情况下，可以以各种不同的方式实现所公开的技术的实施方式。

在描述所公开的技术时，术语“第一”和“第二”可以用来描述多个组件，但是这些组件在数量或顺序上不受这些术语的限制。这些术语可以用来区分一个组件和另一组件。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件。

本申请中使用的术语仅用于描述特定实施方式，而并非旨在限制所公开的技术。除非另有明确说明，否则单数表述可以包括复数表述。

除非另有定义，否则本文使用的所有术语(包括技术术语或科学术语)都具有与本领域技术人员所理解的含义相同的含义。除非在本申请中清楚地进行了定义，否则在常用词典中定义的术语可以被分析为具有与相关领域的背景下的含义相同的含义，并且不应当被分析为具有理想的含义或过于正式的含义。在所公开的技术中使用的术语仅仅是为了描述特定的实施方式的目的，而不是意在限制本公开。

图1是示出根据本公开的一个实施方式的半导体装置的框图。

参照图1，半导体装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器121、页缓冲器122和外围电路123。

存储器单元阵列110可以包括多个子单元阵列CA1～CAn。虽然图1中未示出，但是子单元阵列CA1～CAn中的每一个可以包括多个单元串。

每一个单元串可以包括彼此串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。存储器单元可以是易失性存储器单元或非易失性存储器单元。尽管为了便于描述，将半导体装置100实现为垂直NAND闪存装置，但是所公开的技术的范围或精神不限于此，并且所公开的技术也考虑其它易失性或非易失性存储器装置。

存储器单元阵列110可以通过多条行线(RL)联接到行解码器121。行线(RL)可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过多条位线(BL)联接到页缓冲器电路122。

行解码器121可以在从外围电路123接收到行地址(X_A)时选择被包含在存储器单元阵列110中的子单元阵列CA1～CAn中的任何一个。行解码器121可以将从外围电路123接收的操作电压(X_V)发送到与被包含在存储器单元阵列110中的子单元阵列CA1～CAn联接的多条行线(RL)。

页缓冲器电路122可以包括分别联接到多条位线(BL)的多个页缓冲器(PB)。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号(PB_C)。页缓冲器电路122可以将数据(DATA)发送到外围电路123和从外围电路123接收数据(DATA)。页缓冲器电路122可以响应于页缓冲器控制信号(PB_C)而控制被布置在存储器单元阵列110中的多条位线(BL)。

例如，页缓冲器电路122可以响应于页缓冲器控制信号(PB_C)而检测存储器单元阵列110的任何位线(BL)的信号，使得页缓冲器电路122检测存储在存储器单元阵列110的任何存储器单元中的数据，并且响应于所检测到的数据而将数据(DATA)发送到外围电路123。页缓冲器电路122可以响应于页缓冲器控制信号(PB_C)基于从外围电路123接收的数据(DATA)而将信号发送到位线(BL)，使得页缓冲器电路122可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以将数据写入与激活字线联接的存储器单元中，或可以从该存储器单元读出数据。

外围电路123可以接收命令(CMD)、地址(ADD)和控制信号(CTRL)，并且可以向半导体装置100的外部装置(例如，存储器控制器)发送数据(DATA)和从半导体装置100的外部装置接收数据(DATA)。外围电路123可以基于命令(CMD)、地址(ADD)和控制信号(CTRL)将数据写入存储器单元阵列110中。外围电路123可以输出用于从存储器单元阵列110读出输出数据的信号(例如，行地址(X_A)、页缓冲器控制信号(PB_C)等)。外围电路123不仅可以生成操作电压(X_V)，而且可以生成半导体装置100所需的各种电压。

为了便于描述，在下文中，将被布置为彼此交叉同时平行于基板的顶面的两个方向定义为第一方向(FD)和第二方向(SD)，并且在下文中，将从基板的顶面垂直突出的另一方向定义为第三方向(TD)。

例如，第一方向(FD)可以对应于行线(字线)的延伸方向，而第二方向(SD)可以对应于位线的延伸方向。第一方向(FD)和第二方向(SD)可以基本彼此垂直。第三方向(TD)可以对应于与第一方向(FD)和第二方向(SD)中的每一个垂直的一个方向。在下面的描述中，为了便于描述，术语“垂直”或“垂直方向”可以与第三方向(TD)基本相同。在附图中，由箭头表示的方向和与箭头方向相反的另一方向在下文中将基本彼此等同。

图2是示出根据本公开的一个实施方式的图1所示的存储器单元阵列110的单个等效电路的示意图。

参照图2，存储器单元阵列110可以包括联接在公共源极线(CSL)和多条位线(BL)之间的多个单元串(CSTR)。

位线(BL)可以在第二方向(SD)上延伸，并且可以在第一方向(FD)上排布。多个单元串(CSTR)可以并联联接到多条位线(BL)。多个单元串(CSTR)可以共同联接到公共源极线(CSL)。多个单元串(CSTR)可以设置在单条公共源极线(CSL)和多条位线(BL)之间。

每个单元串(CSTR)可以包括联接到位线(BL)的漏极选择晶体管(DST)、联接到公共源极线(CSL)的源极选择晶体管(SST)，以及联接在漏极选择晶体管(DST)和源极选择晶体管(SST)之间的多个存储器单元(MC)。漏极选择晶体管(DST)、多个存储器单元(MC)和源极选择晶体管(SST)可以在第三方向(TD)上彼此串联联接。

多条漏极选择线(DSL)、多条字线(WL)和源极选择线(SSL)可以排布在公共源极线(CSL)和多条位线(BL)之间。漏极选择线(DSL)可以分别联接到分别对应于漏极选择线(DSL)的漏极选择晶体管(DST)的栅极。字线(WL)可以联接到分别对应于字线(WL)的存储器单元(MC)的栅极。源极选择线(SSL)可以联接到源极选择晶体管(SST)的栅极。共同联接到单条字线(WL)的多个存储器单元(MC)可以构成单个页。

图3是示出根据本公开的一个实施方式的半导体装置的框图。

参照图3，半导体装置100可以包括存储器芯片MC和电路芯片PC。在图3中，半导体装置100可以包括其中存储器芯片MC层叠在电路芯片PC上的层叠结构。

存储芯片MC可以包括存储器单元阵列110和传送电路(transfer circuit)115。存储器芯片MC可以包括多个层叠的基板层WF1～WFn，并且各个基板层WF1～WFn可以通过基板层之间的接合表面(junction surface)彼此联接。存储芯片MC可以包括形成和分布在基板层WF1～WFn中的存储器单元阵列110。

更详细地，可以通过在不同的基板层中顺序层叠第一子单元阵列CA1、第二子单元阵列CAn-1和第三子单元阵列CAn来形成存储器单元阵列110。例如，第一子单元阵列CA1可以形成在基板层WF1中。第二子单元阵列CAn-1可以形成在基板层WFn-1中。第三子单元阵列CAn可以形成在基板层WFn中。

半导体装置100可以包括设置在存储芯片MC上的传送电路115。传送电路115可以通过多条行线RL1～RL3联接到存储器单元阵列110。传送电路115可以包括多个传输晶体管组PTG1～PTG3，多个传输晶体管组各自向存储器单元阵列110提供从全局行线(GWL)接收的高电压。

传输晶体管组PTG1～PTG3可以设置成一对一地对应于第一子单元阵列(CA1)、第二子单元阵列(CAn-1)和第三子单元阵列(CAn)。也就是说，分别与行线RL1～RL3匹配的传输晶体管组PTG1～PTG3也可以分别对应于基板层WF1～WFn，使得传输晶体管组PTG1～PTG3能够分布为以分布式方式匹配基板层WF1～WFn。

例如，传输晶体管组PTG1可以形成在包括第一子单元阵列CA1的基板层WF1中。传输晶体管组PTG2可以形成在包括第二子单元阵列CAn-1的基板层WFn-1中。此外，传输晶体管组PTG3可以形成在包括第三单元阵列CAn的基板层WFn中。

传输晶体管组PTG1～PTG3可以设置成一对一地对应于基板层WF1～WFn。因此，行线RL1～RL3可以分别设置在基板层WF1～WFn中。

传输晶体管组PTG1可以包括被配置为选择性地将第一子单元阵列CA1的行线RL1联接到全局行线(GWL)的多个传输晶体管TR1～TR3。传输晶体管组PTG1可以包括与行线(RL1)中的子行线数量相同的传输晶体管TR1～TR3。传输晶体管TR1～TR3可以联接在第一子单元阵列CA1的行线RL1和全局行线(GWL)之间，使得传输晶体管TR1～TR3中的每一个可以通过其栅极端子接收行选择信号(BLKWL)。

传输晶体管组PTG2可以包括被配置为选择性地将第二子单元阵列CAn-1的行线RL2联接到全局行线(GWL)的多个传输晶体管TR4～TR6。传输晶体管组PTG2可以包括与行线(RL2)中的子行线数量相同的传输晶体管TR4～TR6。传输晶体管TR4～TR6可以联接在第二子单元阵列CAn-1的行线RL2和全局行线(GWL)之间，使得传输晶体管TR4～TR6中的每一个可以通过其栅极端子接收行选择信号(BLKWL)。

传输晶体管组PTG3可以包括被配置为选择性地将第三子单元阵列CAn的行线RL3联接到全局行线(GWL)的多个传输晶体管TR7～TR9。传输晶体管组PTG3可以包括与行线(RL3)中的子行线数量相同的传输晶体管TR7～TR9。传输晶体管TR7～TR9可以联接在第三子单元阵列CAn的行线RL3和全局行线(GWL)之间，使得传输晶体管TR7～TR9中的每一个可以通过其栅极端子接收行选择信号BLKWL。

电路芯片PC可以包括被包含在基板层WF0中的逻辑电路120。如先前在图1中所述，逻辑电路120可以包括行解码器121、页缓冲器电路122和外围电路123。

行解码器121可以包括行选择控制器125和全局解码器126。在一些实施方式中，可以将行选择控制器125和全局解码器126共同设置到存储器单元阵列110中。

行选择控制器125可以将行选择信号(BLKWL)发送到传送电路115的传输晶体管TR1～TR9中的每一个。当从外围电路123接收到行控制信号(RCON)时，行选择控制器125可以将用于选择存储器单元阵列110的行选择信号(BLKWL)发送到传输晶体管TR1～TR9。

全局解码器126可以通过多条全局行线(GWL)联接到传送电路115。全局解码器126可以通过多条全局行线(GWL)将从外围电路123接收的操作电压发送到传送电路115。

半导体装置100中包含的叠层数量越多，传输晶体管的数量就越多。结果，随着叠层数量的增加，由行解码器占据的区域的尺寸可能增大，并且在高速操作模式中的性能可能变差。

因此，存储器单元阵列110的叠层可以根据基板层WF1～WFn来划分，并且传送电路115可以分布到基板层WF1～WFn，使得传送电路115可以对应于基板层WF1～WFn。根据所公开的技术的实施方式的半导体装置能够响应于叠层数量的增加而减小由行解码器占据的区域的尺寸，并且能够通过分布式结构来提高行线(RL)接口的均匀性。此外，可以将半导体装置设计成保持位线的间距(pitch)，并且不需要在电路芯片PC中包括多个传输晶体管，从而能够容易地设计逻辑电路。

图4是示出根据本公开的一个实施方式的图3的存储器单元阵列的一个示例的详细示意图。

参照图4，存储器单元阵列110可以包括具有分别对应于基板层WF1～WFn的子单元串SSTR1～SSTRn的单元串(CSTR)。换句话说，基板层WF1～WFn可以联接到一个单元串(CSTR)。子单元串SSTR1可以对应于第一子单元阵列CA1。子单元串SSTRn-1可以对应于第二子单元阵列CAn-1。子单元串SSTRn可以对应于第三子单元阵列CAn。

单元串(CSTR)可以包括子单元串SSTR1～SSTRn，子单元串SSTR1～SSTRn通过各个基板层WF1～WFn的接合表面处的至少一个焊盘(PAD)而彼此联接。例如，基板层WF1～WFn中的每一个可以配置成使得硅基板在基板层WF1～WFn的接合表面处结合到焊盘(PAD)。

单元串(CSTR)可以使子单元串SSTR1～SSTRn通过被形成为穿透基板层WF1～WFn的硅通孔(TSV)而彼此电联接。第一焊盘PAD1可以设置在每个基板层WF1～WFn的第一表面S1上。对应于第一焊盘PAD1的第二焊盘PAD2可以设置在每个基板层WF1～WFn的第二表面S2上。

第一焊盘PAD1和对应于第一焊盘PAD1的第二焊盘PAD2可以具有基本相同的尺寸，并且可以彼此对称地布置。第一焊盘PAD1和第二焊盘PAD2可以具有基于插入其间的接合表面镜像对称的(mirrored symmetrical)结构。第二表面S2可以结合到与其对应的第一表面S1，使得第一焊盘PAD1能够联接到与其对应的第二焊盘PAD2。

第一焊盘PAD1和第二焊盘PAD2中的每一个可以被形成为允许硅通孔(TSV)穿过。硅通孔(TSV)可以联接到垂直沟道P。一个单元串(CSTR)可以允许公共源极线(CSL)通过垂直沟道P和硅通孔(TSV)电联接到位线(BL)。

单元串(CSTR)可以包括设置在单条公共源极线(CSL)和单条位线(BL)之间的多条源极选择线SSL1～SSL3、多条字线WL1～WL3和多条漏极选择线DSL1～DSL3。单元串(CSTR)可以被配置为使得公共源极线(CSL)、源极选择线SSL1～SSL3、字线WL1～WL3、漏极选择线DSL1～DSL3和位线沿着垂直沟道P设置。

也就是说，单元串(CSTR)中的预定数量的源极选择线SSL1～SSL3、预定数量的字线WL1～WL3、预定数量的漏极选择线DSL1～DSL3可以形成在基板层WF1～WFn中的每一个中。在单元串(CSTR)中，源极选择线SSL1～SSL3、字线WL1～WL3和漏极选择线DSL1～DSL3可以以基板层WF1～WFn为单位彼此隔离。

例如，在基板层WF1中形成的子单元阵列CA1可以包括源极选择线SSL1、多条字线(WL1)和漏极选择线(DSL1)。在基板层WFn-1中形成的子单元阵列CAn-1可以包括源极选择线SSL2、多条字线(WL2)和漏极选择线(DSL2)。此外，在基板层WFn中形成的子单元阵列CAn可以包括源极选择线SSL3、多条字线(WL3)和漏极选择线DSL3。

如果传送电路115响应于行选择线(BLKWL)而导通，则存储器单元阵列110可以使多条字线WL1～WL3激活，从而能够执行读取操作或编程操作。在读取操作或编程操作期间，单元串(CSTR)的子单元阵列CA1～CAn的源极选择线SSL1～SSL3和漏极选择线DSL1～DSL3可以保持激活。因此，基板层WF1～WFn的沟道可以彼此电联接。

相反，在存储器单元阵列110的擦除操作期间，子单元阵列CA1～CAn的源极选择线SSL1～SSL3和漏极选择线DSL1～DSL3能够彼此独立地被控制。在存储器单元阵列110的擦除操作期间，擦除偏置电压可以独立地被施加到基板层WF1～WFn的源极选择线SSL1～SSL3和漏极选择线DSL1～DSL3。也就是说，擦除偏置电压可以被施加到基板层WF1的源极选择线SSL1和漏极选择线DSL1，可以被施加到基板层WFn-1的源极选择线SSL2和漏极选择线DSL2，并且也可以被施加到基板层WFn的源极选择线SSL3和漏极选择线DSL3。

根据所公开的技术的实施方式的半导体装置可以允许沟道根据例如WF1～WFn的各个基板层而彼此隔离，使得分别与例如SSTR1～SSTRn的子单元串相关联的例如CA1～CAn的子单元阵列的擦除操作能够彼此分开地被控制。换句话说，单元串(CSTR)的特征在于被包含在单个块中，并且例如SSTR1～SSTRn的多个子单元串能够根据子块来划分。结果，能够以单个块内的子块为单位控制擦除操作。

图5和图6是示出根据本公开的实施方式的图3和图4所示的基板层的示例的截面图。

参照图5，半导体装置100的存储器芯片MC可以包括基板层WF1～WFn的层叠结构。在基板层WF1～WFn中，可以分别在基板S1～S3上形成至少一个单元串(CSTR)和多个传输晶体管组PTG1～PTG3。更详细地，在基板层WF1中，可以在基板S1上形成至少一个单元串(CSTR)和传输晶体管组PTG1。在基板层WFn-1中，可以在基板S2上形成至少一个单元串(CSTR)和传输晶体管组PTG2。在基板层WFn中，可以在基板S3上形成至少一个单元串(CSTR)和传输晶体管组PTG3。基板S1～S3中的每一个可以包括硅(Si)、锗(Si)或硅锗(SiGe)。此外，基板S1～S3中的每一个可以是多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。在每个基板层中，单元串(CSTR)可以通过形成在层间绝缘膜112中的多个接触件113联接到多条行线RL1～RL3。一个或更多个接触件114可以穿过层间绝缘膜112，使得每个传输晶体管组PTG1～PTG3的一个区域(例如，源极区域)可以联接到每条行线RL1～RL3。

基板层WF1可以包括与基板S1相邻的源极选择线SSL1、预定数量的字线(WL1)和联接到位线(BL)的漏极选择线DSL1。位线(BL)、漏极选择线DSL1、字线(WL1)和源极选择线SSL1可以在垂直方向上顺序排布。联接到多条字线(WL1)的传输晶体管组PTG1可以形成在基板S1上。多条字线WL1和传输晶体管组PTG1可以通过多条行线(RL1)彼此联接。

基板层WFn-1可以包括与基板S2相邻的源极选择线SSL2、预定数量的字线(WL2)和联接到位线(BL)的漏极选择线DSL2。漏极选择线DSL2、字线(WL2)和源极选择线SSL2可以在垂直方向上顺序排布。联接到多条字线(WL2)的传输晶体管组PTG2可以形成在基板S2上。多条字线WL2和传输晶体管组PTG2可以通过多条行线(RL2)彼此联接。

此外，基板层WFn可以包括与基板S3相邻的源极选择线SSL3、预定数量的字线(WL3)和联接到位线(BL)的漏极选择线DSL3。漏极选择线DSL3、字线(WL3)和源极选择线SSL3可以在垂直方向上顺序排布。联接到多条字线(WL3)的传输晶体管组PTG3可以形成在基板S3上。多条字线WL3和传输晶体管组PTG3可以通过多条行线(RL3)彼此联接。

分别形成在基板S1～S3上的源极选择线SSL1～SSL3、字线WL1～WL3和漏极选择线DSL1～DSL3可以通过绝缘膜111彼此隔开。

为了在字线WL1～WL3中为接触件113提供多个焊盘区域，可以将基板层WF1～WFn设计为使得联接到接触件113的层叠的字线WL1～WL3的端部是阶梯状的。换句话说，漏极选择线DSL1～DSL3、字线WL1～WL3和源极选择线SSL1～SSL3被层叠为形成阶梯形状或金字塔形状，其中源极选择线SSL1～SSL3的边缘部分、字线WL1～WL3的边缘部分和漏极选择线DSL1～DSL3的边缘部分形成为阶梯形状以暴露接触表面。也就是说，在俯视图或平面图中，字线WL1～WL3和漏极选择线DSL1～DSL3可以被层叠成特定形状，其中每条字线(WL1～WL3)和每条漏极选择线(DSL1～DSL3)的长度能够相对于每个基板(S1～S3)上的源极选择线(SSL1～SSL3)的端部相继减小。如上所述，其中源极选择线SSL1～SSL3的边缘部分、字线WL1～WL3的边缘部分和漏极选择线DSL1～DSL3的边缘部分形成为阶梯形状并且暴露焊盘区域的上述区域在下文中将被称为减薄区域(slim region)。

每个基板层WF1～WFn可以包括垂直沟道P，垂直沟道P在每个基板S1～S3上直立安装并沿垂直方向延伸，并且电联接到位线(BL)。垂直沟道P可以包括多晶硅或单晶硅，并且根据需要，垂直沟道P的一些区域还可以包括诸如硼(B)的P型杂质。

垂直沟道P的下端可以电联接到公共源极线(CSL)。垂直沟道P的上端可以通过位线接触件(未示出)电联接到位线(BL)。存储器芯片MC可以使单元电流流过联接在位线(BL)和公共源极线(CSL)之间的单元串(CSTR)的垂直沟道P。

优选地，根据所公开的技术的实施方式的基板层WF1～WFn的数量可以以能够一次性蚀刻垂直沟道P(例如，插塞)的方式实现为预定数量。

如上所述，多个传输晶体管可以以分布式方式分布到各个基板层WF1～WFn，从而能够减小由行解码器121占据的区域的尺寸。

参照图6，根据所公开的技术的一个实施方式的半导体装置100的存储器芯片MC可以包括镜像基板层WF1～WFn的层叠结构。存储器芯片MC可以被设计为使得基板层WF1～WFn中的两个基板层(即，一对基板层)能够彼此结合以形成镜像结构(mirrored structure)。例如，基板层WF1的基板S1的底面和基板层WF2的基板S2的底面可以在被布置成跨越插置在基板层WF1的基板S1的底面和基板层WF2的基板S2的底面之间的接合表面而彼此面对的情况下彼此结合。在图6中，除了上述元件之外，其余组成元件与图5中的元件相同，因此为了简洁起见，这里将省略冗余的描述。

图7和图8是示出根据本公开实施方式的半导体装置的层叠结构的示例的示意图。在图7中，第三方向(Z)是垂直于被形成为在第一方向(X)和第二方向(Y)中的每一个上延伸的水平面的方向。例如，第三方向(Z)可以垂直于第一方向(X)和第二方向(Y)中的每一个。

参照图7，多个基板层WF1～WFn可以顺序层叠在基板层WF0上。也就是说，多个基板层WF0～WFn可以在第三方向(Z)上垂直层叠。

基板层WF0可以包括页缓冲器电路122、行选择控制器125和全局解码器126。页缓冲器电路122可以在第一方向(X)上设置在基板层WF0的一侧。全局解码器126可以在第一方向(X)上设置在基板层WF0的另一侧。此外，行选择控制器125可以在第二方向(Y)上设置在基板层WF0的一侧。

基板层WF1～WFn可以包括子单元阵列CA1～CAn和传送电路115。也就是说，传送电路115可以以分布式方式设置在各个基板层WF1～WFn中。传送电路115可以设置在基板层WF1～WFn中的每一个的中央区域。

传送电路115可以通过传输晶体管组PTG1～PTG3向子单元阵列CA1～CAn提供从全局行线(GWL)接收的高电压。

基板层WF1～WFn可以联接到公共全局行线(GWL)。换句话说，多个基板层WF1～WFn可以被形成为共享相同的全局行线(GWL)。

此外，可以将不同的行选择信号BLKWL1至BLKWLn提供给各个基板层WF1～WFn。更详细地，对应于各个基板层WF1～WFn的行选择信号BLKWL1至BLKWLn的线路可以彼此隔离。

在另一实施方式中，如图8所示，基板层WF1～WFn中的每一个可以联接到彼此隔离的全局行线(GWL)。也就是说，对应于各个基板层WF1～WFn的全局行线(GWL)能够彼此隔离。

此外，能够将相同的行选择信号(BLKWL)提供给各个基板层WF1～WFn。也就是说，基板层WF1～WFn可以共享相同的行选择信号BLKWL。在图8所示的实施方式中，为了便于描述，这里省略了与图7的元件相同的组成元件。

图9和图10是示出根据本公开实施方式的基于图7和图8中的层叠结构的布局结构的示例的示意图。更详细地，图9和图10示出了当从第三方向(Z)观察时，图7和图8所示的布局结构。

参照图9，页缓冲器电路122可以设置在存储器单元阵列110下方。传送电路115可以设置在子单元阵列CAn下方。传送电路115可以设置为在垂直方向(Z)上与子单元阵列(CAn)交叠。换句话说，传送电路115的传输晶体管组(PTG)可以在各个基板层WF1～WFn进行层叠的第三方向(Z)上设置在子单元阵列(CAn)下方。

页缓冲器电路122可以被设置为在垂直方向(Z)上与存储器单元阵列110部分地交叠。此外，行选择控制器125可以设置在存储器单元阵列110的侧表面处。

在图10中，传送电路115可以位于子单元阵列(CAn)的减薄区域(SLIM)的周围。也就是说，传送电路115可以沿着子单元阵列(CAn)的减薄区域(SLIM)设置。被包含在传送电路115中的传输晶体管(TR)可以分布到减薄区域(SLIM)的两侧。减薄区域(SLIM)可以由存储器单元阵列110中的行线(RL)(即，字线)的下述端部限定：这些端部被蚀刻成阶梯形状以使得被蚀刻的行线(RL)能够通过一个或更多个接触件联接到局部字线(local wordline)。

包括每个页缓冲器PB的页缓冲器电路122可以设置在存储器单元阵列110的一侧。页缓冲器(PB)可以被设置为在垂直方向(Z)上与存储器单元阵列110部分地交叠。行选择控制器125可以设置在存储器单元阵列110的侧表面处。

如从以上描述显而易见的那样，根据所公开的技术的实施方式的半导体装置能够减少传输晶体管的数量，而与层叠结构中叠层数量的增加无关，从而能够改善高速操作的性能。

本领域技术人员应当理解，在不脱离本公开的精神和基本特征的情况下，可以以除了本文阐述的方式之外的其它特定方式来实现实施方式。因此，上述实施方式在所有方面都应被解释为说明性而非限制性的。本公开的范围应当由所附权利要求及其法律等同物来确定，而不是由以上描述来确定。此外，在所附权利要求的含义和等效范围内的所有变化都被认为被包含在其中。此外，本领域技术人员应当理解，在所附权利要求中没有彼此明确引用的权利要求可以作为实施方式组合呈现，或者在提交申请后通过后续修改而作为新的权利要求被包括。

尽管已经描述了多个说明性实施方式，但是应当理解，本领域技术人员可以设计出落入本公开原理的精神和范围内的许多其它修改和实施方式。特别地，在本公开、附图和所附权利要求的范围内，对于组成部分和/或布置的许多变化和修改是可能的。除了组成部分和/或布置的变化和修改之外，替选使用对于本领域技术人员来说也是显而易见的。

相关申请的交叉引用

本专利文件要求于2020年3月2日提交的韩国专利申请第10-2020-0025960号的优先权和权益，该专利申请的全部内容通过引用合并于此。