半导体元件结构

技术领域

本揭露是关于一种半导体元件结构。

背景技术

由于半导体工业引入具有较高效能及更多功能的数代新的集成电路(IC)，形成IC的元件密度增加，而在部件或元件之间的尺寸、大小及间隔减小。在过去，此种减小仅由用光微影方式定义结构的能力限制，具有较小尺寸的元件几何形状亦产生新的限制因素。例如，不同蚀刻制程的载入效应可导致在元件的不同区域中处理结构(诸如短通道区域中的晶体管及长通道区域中的晶体管)之间的不一致，从而导致不良元件效能。

由此，需要改进处理及制造IC。

发明内容

本揭露的一实施例为一种半导体元件结构。半导体元件结构包括源极/漏极特征，此源极/漏极特征包含第一表面、与第一表面相对的第二表面、及将第一表面连接到第二表面的侧壁。半导体元件结构亦包括与源极/漏极特征的第二表面接触的介电层。半导体元件结构亦包括半导体层，此半导体层具有第一表面、与第一表面相对的第二表面、及将第一表面连接到第二表面的侧壁，其中半导体层的侧壁与源极/漏极特征的侧壁接触，并且半导体层的第二表面与源极/漏极特征的第二表面共面。半导体元件结构进一步包括栅极结构，此栅极结构具有与半导体层的第一表面接触的表面。

附图说明

当结合随附附图阅读时，自以下详细描述将最佳地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。

图1至图6是根据一些实施例的制造半导体元件结构的各个阶段的透视图；

图7至图21是沿着线A-A截取的图6的制造半导体元件结构的各个阶段的横截面侧视图；

图22至图23是分别沿着图21的线B-B及线C-C截取的半导体元件结构的横截面侧视图；

图24至图41是根据一些实施例的图21的制造半导体元件结构的各个阶段的横截面侧视图。

【符号说明】

100:半导体元件结构

100L:长通道区域

100S:短通道区域

101:基板

104:半导体层堆叠

106:第一半导体层

108:第二半导体层

112:鳍

114a:沟槽

114b:沟槽

115a:区域

115b:区域

115c:区域

116:阱部分

118:绝缘材料

119a:沟槽

119b:沟槽

120:隔离区域

123:涂覆层

123':图案化的涂覆层

125:经蚀刻表面

126:牺牲层

127:经蚀刻表面

130a:牺牲栅极结构

130b:牺牲栅极结构

131:经蚀刻底表面

132:牺牲栅极介电层

133:底表面

134:牺牲栅电极层

136:遮罩层

137:底表面

138:栅极间隔件

139:侧壁

140:磊晶S/D特征

142:界面表面

144:介电间隔件

145:底部

146:磊晶S/D特征

147:底部

149:过渡磊晶层

150:第一衬垫

151:表面

153:底表面

155:第二衬垫

157:第三ILD层

159a:侧壁

159b:侧壁

162:接触蚀刻终止层(CESL)

164:第一ILD层

166:沟槽

170:栅极介电层

171:顶表面

172:栅电极层

173:顶表面

174a:栅极结构

174b:栅极结构

175a:沟槽

175b:沟槽

176:前侧S/D触点

177:第一介电覆盖层

178:硅化物层

179:顶表面

180:前侧互连结构

181:第二介电覆盖层

182:载具基板

183:第二ILD层

185a:导电特征

185b:导电特征

187:图案化的保护层

188:再填充介电层

191:底表面

191':底表面

193:底表面

194:开口

195:第四ILD层

196:硅化物层

197:导电特征

198:背侧接触特征

199:电力轨

B-B:线

C-C:线

D1:距离

D2:距离/宽度

D3:距离

D4:距离

D5:深度

D6:深度

D7:深度

D8:距离

D9:距离

D10:距离

H1:高度

H3:高度

H4:高度

H5:高度

H6:高度

L1:第一栅极长度

L2:第二栅极长度

W1:宽度

W3:长度

W4:长度

X:方向

Y:方向

Z:方向

具体实施方式

以下揭示内容提供许多不同的实施例或实例，用于实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。

另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图中描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。

本揭示的实施例提供了具有用于连接到在基板背侧上形成的电力轨的金属触点的半导体元件、以及用于制造此种半导体元件的方法。当电力轨在基板背侧上形成时，在后端制程(back end of line，BEOL)中的金属层可使用减少数量的具有改进效能的遮罩制造，在场效晶体管(field-effector transistor，FET)中的栅极宽度可以放大，并且电力轨的宽度亦可以增加。在背侧上的金属触点及背侧电力轨通过在完成BEOL制程并且翻转基板之后执行的背侧制程形成。

形成源极/漏极触点的当前技术经常在基板中导致不同深度的磊晶特征。例如，与短通道区域中的源极磊晶特征的深度相比，长通道区域中的漏极磊晶特征可在基板中具有较大深度。这是因为短通道区域具有与长通道区域的元件布局密度相比较大的元件布局密度，从而导致在长通道区域中消耗的蚀刻剂量大于在短通道区域中的消耗的蚀刻剂量。为了保护长通道区域中的漏极磊晶特征在背侧处理期间(例如，在硅基板的背侧研磨期间)不被暴露及破坏，使接触源极磊晶特征的背侧触点延伸到硅基板中较深处，此举增加了短通道区域中的背侧触点的接触电阻并且因此劣化晶体管的元件效能。根据本揭示的实施例，在硅基板的背侧研磨期间长通道区域中的漏极磊晶特征的一部分凹陷到硅基板的底部的位准(甚至到栅极介电层的底部的位准)。长通道区域中的漏极磊晶特征随后由介电层覆盖。当漏极磊晶特征在基板中具有减小的深度时，在短通道区域的源极区域处的背侧触点可以变短。因此，在短通道区域的源极磊晶特征处的接触电阻减小并且晶体管的元件效能得以改进。在下文更详细论述各个实施例。

尽管本揭示的实施例关于背侧电力轨论述，期望本揭示的各个实施例等效地应用于在基板的前侧上形成有电力轨的半导体元件。此外，尽管在本揭示中描述的一些实施例在纳米薄片通道FET的上下文中描述，但本揭示的一些态样的实施方式可用在其他制程及/或在其他元件中，诸如平面FET、Fin-FET、水平栅极全包围(horizontal gate all around，HGAA)FET、垂直栅极全包围(vertical gate all around，VGAA)FET、及其他适宜元件。熟悉此项技术者将容易理解在本揭示的范畴内预期可进行的其他修改。在适配栅极全包围(gate all around，GAA)晶体管结构的情形中，GAA晶体管结构可通过任何适宜方法图案化。例如，结构可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准制程，从而允许产生具有例如与可另外使用单个、直接光微影制程获得的节距相比较小的节距的图案。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化。使用自对准制程在图案化的牺牲层旁边形成间隔件。随后移除牺牲层，并且可随后使用剩余间隔件来图案化GAA结构。

图1至图41图示了根据本揭示的实施例的用于制造半导体元件结构100的示例性制程。将理解，额外操作可以在图1至图41所示的制程之前、期间及之后提供，并且可以替换或消除下文描述的一些操作来获得方法的额外实施例。操作/制程的顺序不作限制且可互换。

图1至图6是根据一些实施例的制造半导体元件结构100的各个阶段的透视图。半导体元件结构100可表示较大IC结构的一部分并且可以在半导体元件结构100的相应部分处包括短通道区域100S(仅图示一个)及长通道区域100L(仅图示一个)。短通道区域100S及长通道区域100L可彼此分离达距离“D1”，此距离可是取决于应用的任何适宜距离。尽管将短通道区域100S图示为沿着X方向邻近长通道区域100L，但长通道区域100L可位于基板101的不同区域处。

半导体元件结构100的结构可以包括多个所谓的短通道元件及多个所谓的长通道元件。长通道元件的通道长度通常大于短通道元件的通道长度。待在短通道区域100S中形成的晶体管被认为是短通道元件，而待在长通道区域100L中形成的晶体管被认为是长通道元件。短通道元件通常具有小于长通道元件的阈值电压的阈值电压。通常，短通道元件呈现较快切换速度及较高开路状态泄漏电流。短通道元件经常在集成电路的多个部分中采用，在这些部分中期望晶体管的快速切换速度，例如，在集成电路产品中的逻辑或计算电路，其中晶体管的切换速度与控制此种晶体管的开路状态泄漏电流相比更为重要的IC产品的部分。相比之下，长通道元件在其中晶体管的切换速度与其呈现低开路状态泄漏电流的能力相比是较不当的电路中用作电路元件。例如，长通道元件可用在输入/输出电路中以便当集成电路产品关闭时降低功率消耗。

半导体元件结构100包括基板101，此基板可包括能够处理为晶体管元件的任何当前已知或稍后开发的材料。基板101可包括单晶半导体材料，诸如但不限于硅(Si)、锗(Ge)、锗(SiGe)硅、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑砷化镓(GaAsSb)及磷化铟(InP)。在一些实施例中，基板101是在两个硅层之间设置有用于增强的绝缘层(例如，氧化物)的绝缘体上硅(silicon-on-insulator，SOI)基板。

基板101可包括已经由杂质(例如，具有p型或n型导电性的掺杂剂)掺杂的各个区域。取决于电路设计，掺杂剂可是例如用于n型场效晶体管(NFET)的硼及用于p型场效晶体管(PFET)的磷。

半导体层堆叠104形成在基板101上方。半导体层堆叠104包括由不同材料制成的交替半导体层以促进在多栅极元件(诸如纳米薄片通道FET)中形成纳米薄片通道。在一些实施例中，半导体层堆叠104包括第一半导体层106及第二半导体层108。在一些实施例中，半导体层堆叠104包括交替的第一半导体层106及第二半导体层108。第一半导体层106及第二半导体层108是由具有不同蚀刻选择性及/或氧化速率的半导体材料制成。例如，第一半导体层106可由Si制成，并且第二半导体层108可由SiGe制成。在一些实例中，第一半导体层106可由SiGe制成，并且第二半导体层108可由Si制成。或者，在一些实施例中，第一、第二半导体层106、108的任一者可是或包括其他材料，诸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP、或其任何组合。

第一半导体层106或其部分可在稍后的制造阶段中形成半导体元件结构100的纳米薄片通道。术语纳米薄片在本文用于指定纳米尺度或甚至微米尺度尺寸并且具有细长形状(与此部分的横截面形状无关)的任何材料部分。因此，此术语指定圆形及实质上圆形横截面的细长材料部分、及包括例如圆柱形状或实质上矩形横截面的束或杆形材料部分。半导体元件结构100的纳米薄片通道可由栅电极围绕。半导体元件结构100可包括纳米薄片晶体管。纳米薄片晶体管可被称为纳米线晶体管、栅极全包围(GAA)晶体管、多桥通道(multi-bridge channel，MBC)晶体管、或具有围绕通道的栅电极的任何晶体管。在下文进一步论述使用第一半导体层106来定义半导体元件结构100的一个通道或多个通道。

三个第一半导体层106及三个第二半导体层108如图1中示出交替地布置，其出于说明目的并且不意欲限制为超出在权利要求书中具体记载的内容。可以了解，任何数量的第一半导体层106及第二半导体层108可以在半导体层堆叠104中形成，并且层数量取决于半导体元件结构100的通道的预定数量。

将在下文更详细描述，第一半导体层106可用作半导体元件结构100的通道并且基于元件效能考量来选择厚度。在一些实施例中，每个第一半导体层106具有从约6纳米(nm)至约12nm变化的厚度。第二半导体层108可最终移除且用于定义在半导体元件结构100的相邻通道之间的垂直距离，并且基于元件效能考量来选择厚度。在一些实施例中，每个第二半导体层108具有从约2nm至约6nm变化的厚度。应当理解，半导体层堆叠104中的每个第一半导体层106及每个第二半导体层108不需要形成为相同厚度，尽管在一些应用中可是此情形。

第一半导体层106及第二半导体层108通过任何适宜沉积制程(诸如磊晶)形成。通过实例的方式，半导体层堆叠104的层的磊晶生长可通过分子束磊晶(molecular beamepitaxy，MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程、及/或其他适宜的磊晶生长制程来执行。

在图2中，鳍112从半导体层堆叠104及基板101在短通道区域100S及长通道区域100L中的一部分形成。每个鳍112具有包括第一、第二半导体层106、108的上部及从基板101形成的阱部分116。鳍112可通过使用包括光微影及蚀刻制程的图案化操作图案化在半导体层堆叠104上形成的硬遮罩层(未图示)来形成。蚀刻制程可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching，RIE)、及/或其他适宜制程。光微影制程可包括在硬遮罩层上方形成光阻层(未图示)、将光阻层暴露于图案、执行暴露后烘焙制程、及显影光阻层以形成包括光阻层的遮罩元件。在一些实施例中，图案化光阻层以形成遮罩元件可使用电子束(e束)微影制程执行。蚀刻制程在未保护的区域中穿过硬遮罩层、穿过半导体层堆叠104形成沟槽114a及114b并且形成到基板101中，由此余留多个延伸鳍112。沟槽114a沿着X方向延伸，而沟槽114b沿着Y方向延伸。沟槽114b具有实质上对应于图1所示的距离“D1”的宽度“D2”。短通道区域100S中的鳍112与长通道区域100L中的鳍112分离达距离“D2”。沟槽114a及114b可使用干式蚀刻(例如，RIE)、湿式蚀刻、及/或其组合来蚀刻。

在图3中，在形成鳍112之后，绝缘材料118在沟槽114a及114b中形成，使得短通道区域100S及长通道区域100L中的鳍112嵌入绝缘材料118中。随后，执行平坦化操作，诸如化学机械抛光(CMP)方法及/或回蚀方法，使得暴露鳍112的顶部。绝缘材料118可由下列制成：氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)、低介电常数介电材料、或任何适宜介电材料。绝缘材料118可通过任何适宜方向形成，诸如低压化学气相沉积(LPCVD)、电浆增强CVD(PECVD)或可流动CVD(FCVD)。

在图4中，绝缘材料118经凹陷以形成隔离区域120。绝缘材料118的凹陷暴露出鳍112在短通道区域100S及长通道区域100L中的部分，诸如半导体层堆叠104。绝缘材料118的凹陷导致在相邻鳍112之间的沟槽114a及114b。隔离区域120可使用适宜的干式蚀刻制程、湿式蚀刻制程、或其组合形成。绝缘材料118的顶表面可与第二半导体层108的一表面齐平或低于此表面，此表面与从基板101形成的阱部分116接触。

在图5中，牺牲栅极结构130a、130b形成在半导体元件结构100上方。牺牲栅极结构130a及130b分别在短通道区域100S及长通道区域100L中的鳍112的一部分上方形成。每个牺牲栅极结构130a、130b可包括牺牲栅极介电层132、牺牲栅电极层134、及遮罩层136。牺牲栅极介电层132、牺牲栅电极层134、及遮罩层136可通过相继形成相应层、并且随后将彼等层图案化为牺牲栅极结构130来形成。栅极间隔件138随后形成在牺牲栅极结构130a、130b的侧壁上。例如，栅极间隔件138可通过保形地沉积用于栅极间隔件138的一或多个层及各向异性地蚀刻一或多个层来形成。

牺牲栅极介电层132可包括一或多层介电材料，诸如基于氧化硅的材料。牺牲栅电极层134可包括硅，诸如多晶硅或非晶硅。遮罩层136可包括多于一个层，诸如氧化物层及氮化物层。栅极间隔件138可由介电材料制成，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、及/或其组合。

在短通道区域100S中鳍112由牺牲栅极结构130a的牺牲栅电极层134(待由图20所示的栅电极层172替代)覆盖的部分用作短通道元件的通道区域。同样，在长通道区域100L中鳍112由牺牲栅极结构130b的牺牲栅电极层134(待由图20所示的栅电极层172替代)覆盖的部分用作长通道元件的通道区域。

在每个牺牲栅极结构130a、130b的相对侧面上部分暴露的鳍112定义半导体元件结构100的源极/漏极(S/D)区域。在一些情形中，一些S/D区域可在各个晶体管之间共用。例如，在短通道区域100S中的S/D区域的各者可连接在一起并且实施为多个功能晶体管。同样，在长通道区域100L中的S/D区域的各者可连接在一起并且实施为多个功能晶体管。出于示例性的说明目的，在短通道区域100S中的牺牲栅极结构130a之间的区域115a(图7)经指定为源极区域/端子，而在短通道区域100S中的牺牲栅极结构130a之间的区域115b(图7)经指定为漏极区域/端子。在长通道区域100L中的牺牲栅极结构130b之间的区域115c(图7)经指定为漏极区域/端子。然而，应当理解，源极区域及漏极区域可以互换地使用，这是由于待在这些区域中形成的磊晶特征实质上相同。

在短通道区域100S中的每个牺牲栅极结构130a形成为具有第一栅极长度L1，此第一栅极长度通过在短通道区域100S中的牺牲栅电极层134沿着X方向的长度定义。在长通道区域100L中的每个牺牲栅极结构130b形成为具有第二栅极长度L2，此第二栅极长度通过在长通道区域100L中的牺牲栅电极层134沿着X方向的长度定义。第二栅极长度L2大于第一栅极长度L1。取决于牺牲栅极结构130a、130b的应用及大小，第二栅极长度L2可以等于或大于约40nm，例如大于约80nm，并且第一栅极长度L1可以等于或小于约20nm，例如小于约15nm。大体上，在短通道区域100S中的相邻牺牲栅极结构130a之间的横向分离距离“D3”小于在长通道区域100L中的相邻牺牲栅极结构130b之间的横向分离距离“D4”。

应当注意，在短通道区域100S中的每个牺牲栅极结构130a及在长通道区域100L中的每个牺牲栅极结构130b不需要形成为具有相同栅极长度。本文论述的栅极长度可等效地应用于将在下文关于图20论述的栅极结构174a的栅电极层172。此外，尽管分别在短通道区域100S及长通道区域100L中图示三个牺牲栅极结构130a及两个牺牲栅极结构130b，但牺牲栅极结构的数量不应当受限制。在一些实施例中，短通道区域100S及长通道区域100L可各自包括在X方向上的任何期望数量的牺牲栅极结构。

在图6中，通过移除未由牺牲栅极结构130a、130b覆盖的鳍112的部分，在S/D区域(例如，在牺牲栅极结构130a、130b的相对侧面上的区域)中的鳍112的部分在隔离区域120(或绝缘材料118)的顶表面之下向下凹陷。鳍112的部分的凹陷可以通过蚀刻制程(各向同性或各向异性蚀刻制程)完成，或另外，可相对于基板101的一或多个晶面具有选择性。蚀刻制程可是干式蚀刻，诸如RIE、NBE、或类似者，或者是湿式蚀刻，诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH

图7是沿着线A-A截取的图6的半导体元件结构100的横截面侧视图。可以看到，在短通道区域100S的源极/漏极区域处的沟槽119a具有深度“D5”，此深度是从第二半导体层108与牺牲栅极结构130a下方的基板101之间的界面表面142到沟槽119a的底部145量测的距离。在长通道区域100L的源极/漏极区域处的沟槽119b具有深度“D6”，此深度是从界面表面142到沟槽119b的底部147量测的距离。由于在短通道区域100S与长通道区域100L之间的不同蚀刻制程的载入效应，深度“D6”大于深度“D5”。在一个实施例中，深度“D5”可在10nm与30nm之间的范围中，并且深度“D6”可在40nm与60nm之间的范围中。

在图8中，涂覆层设置在半导体元件结构100上。涂覆层123可是多层抗蚀剂，诸如包括底部层、在底部层上方形成的中间层、及在中间层上方形成的光阻层的三层抗蚀剂层。底部层可是底部抗反射涂覆(bottom anti-reflective coating，BARC)层，此层填充在沟槽119a及119b中并且在牺牲栅极结构130a、130b之上达预定高度。底部层亦填充在短通道区域100S中的牺牲栅极结构130a与长通道区域100L中的牺牲栅极结构130b之间形成的沟槽。底部层可包括或是通过旋转涂覆制程、CVD制程、FCVD制程、或任何适宜的沉积技术形成的碳主链聚合物或无硅材料。中间层可是提供用于光微影制程的抗反射性质及/或硬遮罩性质的组合物。中间层提供从底部层及光阻层的蚀刻选择性。中间层可包括或是非晶硅、碳化硅、氮化硅、氮氧化硅、氧化硅、含硅无机聚合物、或其任何组合。光阻层可包括或是DUV抗蚀剂(KrF)抗蚀剂、氟化氩(ArF)抗蚀剂、EUV抗蚀剂、电子束(e束)抗蚀剂、或离子束抗蚀剂。

在图9中，底部层、中间层、及光阻层的部分通过一或多个光微影制程移除以形成图案化的涂覆层123’。可以执行蚀刻制程(诸如上文关于图6论述的蚀刻制程)来使用图案化的涂覆层123’作为遮罩移除在源极区域115a处的基板101的至少一部分。在牺牲栅极结构130a之间的源极区域115a因此在源极侧面蚀刻制程之后进一步凹陷。在源极区域115a处的沟槽119a具有深度“D7”，此深度是从在第二半导体层108与牺牲栅极结构130a下方的基板101之间的界面表面142到沟槽119a的底部量测的距离。深度“D7”大于深度“D6”，深度“D6”大于深度“D5”。

在图10中，牺牲层126(或所谓的背侧接触对准特征)选择性地在源极区域115a处的沟槽119a的底部上形成，其中形成的磊晶S/D特征将连接到背侧电力轨。图案化的涂覆层123’防止在其上形成牺牲层126，这是因为牺牲层126在半导体材料(诸如基板101)上但不在光阻剂上形成，此光阻剂是图案化的涂覆层123’的顶部层。牺牲层126通过CVD、CVD磊晶、分子束磊晶(MBE)、或任何适宜的沉积技术形成。将选择性移除牺牲层126以在稍后阶段在基板101中形成背侧接触孔。

选择牺牲层126的材料为使得牺牲层126具有相对于基板101的材料及隔离区域120中的绝缘材料的不同蚀刻选择性。在各个实施例中，牺牲层126可是锗硅(SiGe)层。SiGe层可是单晶SiGe层、分级SiGe层(其中锗浓度随着距分级SiGe层与经暴露基板101的界面的距离而变化)、或未分级SiGe(其中锗浓度不随着距未分级SiGe层与经暴露基板的界面的距离而变化)。在一些情形中，SiGe层可以具有在约50％与95％之间的锗组合物百分比。

在形成牺牲层126之后，图案化的涂覆层123’使用任何适宜技术移除，诸如灰化、剥离、或类似者。

在图11中，沿着X方向水平地移除在短通道区域100S及长通道区域100L中的半导体层堆叠104的每个第二半导体层108的边缘部分。移除第二半导体层108的边缘部分形成空腔。在一些实施例中，第二半导体层108的部分通过选择性湿式蚀刻制程移除。在其中第二半导体层108由SiGe制成并且第一半导体层106由硅制成的情形中，可以使用湿式蚀刻剂选择性蚀刻第二半导体层108，此湿式蚀刻剂诸如但不限于氢氧化铵(NH

在移除每个第二半导体层108的边缘部分之后，介电层(或所谓的内部间隔件)在空腔中沉积以形成介电间隔件144。介电间隔件144可由低介电常数介电材料制成，诸如SiON、SiCN、SiOC、SiOCN、或SiN。介电间隔件144可通过首先使用保形沉积制程(诸如ALD)形成保形介电层、接着各向异性蚀刻以移除保形介电层除了介电间隔件144的部分来形成。介电间隔件144在各向异性蚀刻制程期间通过第一半导体层106保护。剩余的第二半导体层108在介电间隔件144之间沿着X方向被盖住。

在图12中，过渡磊晶层149形成在沟槽119a、119b中。过渡磊晶层149可从源极区域115a处的牺牲层126的经暴露表面及漏极区域115b处的基板101的经暴露表面磊晶生长。过渡磊晶层149亦可从漏极区域115c处的基板101的经暴露表面磊晶生长。过渡磊晶层149用于提供在现有半导体特征(诸如牺牲层126或基板101的剩余部分)与待在源极/漏极区域115a、115b、115c中形成的磊晶S/D特征之间的晶格结构的桥。在一些实施例中，过渡磊晶层149由Si、SiGe、SiGeB、SiP、SiAs、及其他有关硅的磊晶材料形成。

在一些实施例中，选择过渡磊晶层149的材料为相对于基板101及牺牲层126的材料具有不同蚀刻及/或氧化速率。在一个实例中，当牺牲层126由SiGe形成时，过渡磊晶层149由SiGeB形成。

过渡磊晶层149可沿着Z方向生长以将短通道区域100S中的沟槽119a填充至在第二半导体层108与牺牲栅极结构130a下方的基板101之间的界面表面142的位准。过渡磊晶层149亦可沿着Z方向生长以填充长通道区域100L中的沟槽119b。在短通道区域100S中的过渡磊晶层149的高度实质上等于在长通道区域100L中的过渡磊晶层149的高度。

在图13中，磊晶S/D特征146在源极/漏极(S/D)区域(例如，源极区域115a及漏极区域115b、115c)中形成。磊晶S/D特征146可由用于n通道FET的一或多层Si、SiP、SiC及SiCP或用于p通道FET的Si、SiGe、Ge制成。对于p通道FET而言，p型掺杂剂(诸如硼(B))亦可包括在磊晶S/D特征146中。

在图13所示的一个实例中，在牺牲栅极结构130a的一侧上的源极区域115a上方设置的一对磊晶S/D特征146中的一个经指定为源极特征/端子，并且位于牺牲栅极结构130a的另一侧上的一对磊晶S/D特征146中的另一个经指定为漏极特征/端子。在短通道区域100S中的源极特征/端子及漏极特征/端子由通道(例如，第一半导体层106)连接。同样，在牺牲栅极结构130b的一侧上的源极区域(未图示)上方设置的一对磊晶S/D特征146中的一个经指定为源极特征/端子，并且在牺牲栅极结构130b的另一侧上的漏极区域115c上方设置的一对磊晶S/D特征146中的另一个经指定为漏极特征/端子。在长通道区域100L中的源极特征/端子(未图示)及漏极特征/端子由通道(例如，第一半导体层106)连接。在源极区域115a处的源极特征/端子将从基板101的背侧连接到电力轨。在漏极区域115b处设置的漏极特征/端子可连接到在前侧互连结构中形成的信号线。

磊晶S/D特征146与牺牲栅极结构130a、130b下方的第一半导体层106接触。在一些情形中，磊晶S/D特征146可生长经过将与栅极间隔件138接触的最顶部半导体通道，亦即，在牺牲栅极结构130a、130b下方的第一半导体层106。在牺牲栅极结构130a、130b下方的第二半导体层108通过介电间隔件144与磊晶S/D特征146分离。

在图14中，接触蚀刻终止层(CESL)162在半导体元件结构100的经暴露表面上保形地形成。CESL 162覆盖短通道区域100S及长通道区域100L中的牺牲栅极结构130a、130b的侧壁、绝缘材料118、磊晶S/D特征146、及半导体层堆叠104的经暴露表面。CESL 162可包括含氧材料或含氮材料，诸如氮化硅、氮化硅碳、氮氧化硅、氮化碳、氧化硅、氧化硅碳、或类似者、或其组合，并且可通过CVD、PECVD、ALD、或任何适宜沉积技术来形成。接下来，第一层间介电(ILD)层164在半导体元件结构100上方的CESL 162上形成。第一ILD层164填充在短通道区域100S中的牺牲栅极结构130a之间的沟槽、在长通道区域100L中的牺牲栅极结构130b之间的沟槽、及在牺牲栅极结构130a与牺牲栅极结构130b之间形成的沟槽。用于第一ILD层164的材料可包括化合物，包含Si、O、C、及/或H，诸如氧化硅、TEOS氧化物、SiCOH及SiOC。有机材料(诸如聚合物)亦可用于第一ILD层164。第一ILD层164可通过PECVD制程或其他适宜沉积技术来沉积。在一些实施例中，在形成第一ILD层164之后，半导体元件结构100可经历热制程以退火第一ILD层164。

在图15中，在形成第一ILD层164之后，在半导体元件结构100上执行平坦化操作(诸如CMP)，直至暴露出牺牲栅电极层134。

在图16中，移除短通道区域100S及长通道区域100L中的牺牲栅极结构130a、130b。第一ILD层164在移除牺牲栅极结构130a、130b期间保护磊晶S/D特征146。牺牲栅极结构130a、130b可以使用电浆干式蚀刻及/或湿式蚀刻来移除。例如，在其中牺牲栅电极层134是多晶硅并且第一ILD层164是氧化硅的情形中，湿式蚀刻剂(诸如四甲基氢氧化铵(TMAH)溶液)可以用于选择性移除牺牲栅电极层134，而不移除第一ILD层164、CESL 162、及栅极间隔件138的介电材料。随后使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极介电层132。移除牺牲栅极结构130a、130b(亦即，牺牲栅电极层134及牺牲栅极介电层132)在其中移除了牺牲栅电极层134及牺牲栅极介电层132的区域中形成沟槽166。沟槽166暴露出半导体层104(例如，第一半导体层106及第二半导体层108)的堆叠的顶部及侧面。

在图17中，移除第二半导体层108，从而余留第一半导体层106及介电间隔件144。在移除牺牲栅极介电层132及牺牲栅电极层134之后，暴露出短通道区域100S及长通道区域100L中的第一半导体层106及第二半导体层108。移除第二半导体层108导致在介电间隔件144与连接磊晶S/D特征146的第一半导体层106之间形成间隙。每个第一半导体层106可具有沿着第一半导体层106的纵向方向的表面，并且由于移除第二半导体层108而暴露出彼表面的主要部分。经暴露表面将由后续形成的栅电极层围绕。每个第一半导体层106形成纳米薄片晶体管的纳米薄片通道。

可使用任何适宜的选择性移除制程来移除第二半导体层108，诸如选择性湿式蚀刻制程。在其中第二半导体层108由SiGe或Ge制成并且第一半导体层106由Si制成的情形中，在选择性湿式蚀刻制程中使用的化学试剂移除SiGe而不实质上影响Si、栅极间隔件138的介电材料、及介电间隔件144。在一个实施例中，第二半导体层108可以使用湿式蚀刻剂移除，此湿式蚀刻剂诸如但不限于，氢氧化铵(NH

在形成纳米薄片通道(亦即，经暴露第一半导体层106)之后，如图17所示，栅极介电层170在每个第一半导体层106周围形成，并且栅电极层172在栅极介电层170上形成，从而围绕每个第一半导体层106的一部分。在短通道区域100S中的栅极介电层170及栅电极层172可统称为栅极结构174a。在长通道区域100L中的栅极介电层170及栅电极层172可统称为栅极结构174b。在一些实施例中，栅极介电层170包括一或多层介电材料，诸如氧化硅、氮化硅、或高介电常数介电材料、其他适宜介电材料、及/或其组合。高介电常数介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO

栅电极层172在栅极介电层170上形成以围绕每个第一半导体层106的一部分。栅电极层172可包括一或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适宜材料、及/或其任何组合。栅电极层172可通过CVD、ALD、电镀、或其他适宜沉积技术来形成。栅电极层172亦可在第一ILD层164的上表面上方沉积。在第一ILD层164上方形成的栅极介电层170及栅电极层172随后通过使用例如CMP移除，直至暴露出第一ILD层164的顶表面。

在短通道区域100S中的所得纳米薄片通道(例如，由栅电极层172围绕的第一半导体层106)具有长度“W3”，并且在长通道区域100L中的所得纳米薄片通道(例如，由栅电极层172围绕的第一半导体层106)具有长度“W4”。长度“W3”小于长度“W4”。

在图18中，执行金属栅极回蚀(MGEB)制程以分别移除在短通道区域100S及长通道区域100L中的栅极介电层170及栅电极层172的部分。由于移除在短通道区域100S及长通道区域100L中的栅极介电层170及栅电极层172的部分，沟槽175a、175b形成在相邻栅极间隔件138之间的区域中。MGEB制程可是采用一或多种蚀刻剂(诸如含氯气体、含溴气体、及/或含氟气体)的电浆蚀刻制程。在MGEB制程之后，栅电极层172的顶表面171低于栅极介电层170的顶表面173。

在图19中，第一介电覆盖层177可视情况分别在短通道区域100S及长通道区域100L处的栅极结构174a、174b上方的沟槽175a、175b中形成。第一介电覆盖层177使用沉积制程(诸如CVD、PECVD、或FCVD或任何适宜的沉积技术)填充在沟槽175a、175b中并且在第一ILD层164上方达预定高度，接着执行CMP制程以移除在沟槽175a、175b外部的过量第一介电覆盖层177。第一介电覆盖层177可以具有与栅极间隔件138、CESL162、及第一ILD层164不同的蚀刻选择性，以便选择性回蚀第一介电覆盖层177。第一介电覆盖层177可包括含氧材料、含氮材料、或含硅材料或者由含氧材料、含氮材料、或含硅材料形成。用于第一介电覆盖层177的示例性材料可包括但不限于SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN、或其任何组合。第一介电覆盖层177可以用于定义自对准接触区域且因此被称为SAC结构。

在短通道区域100S中的所得第一介电覆盖层177可具有在从约1nm至约50nm的范围中的高度“H1”、及在从约5nm至约30nm的范围中的宽度“W1”。

在图20中，前侧S/D触点176分别在短通道区域100S及长通道区域100L中的第一ILD层164中形成。前侧S/D触点176通过移除第一ILD层164及CESL162的部分来形成，此举形成暴露出磊晶S/D特征146的接触开口。第一ILD层164及CESL162的部分使用适宜的光微影及蚀刻技术移除。在一些实施例中，可蚀刻磊晶S/D特征146的上部。取决于用于移除第一ILD层164及CESL162的部分的制程配方，磊晶S/D特征146的经蚀刻表面可具有平面轮廓、或非平面轮廓，诸如凹入轮廓(碟形)、或凸起轮廓(突出)。在图20所示的一个实施例中，在短通道区域100S及长通道区域100L中的磊晶S/D特征146的经蚀刻表面125、127分别具有凹入轮廓。

在形成接触开口之后，硅化物层178分别形成在短通道区域100S及长通道区域100L处的磊晶S/D特征146上。硅化物层178的底部可具有根据磊晶S/D特征146的上部的轮廓的轮廓(例如，凹入轮廓)。硅化物层178将磊晶S/D特征146导电地耦合到后续形成的前侧S/D触点176。硅化物层178可通过在磊晶S/D特征146上方沉积金属源极层并且执行快速热退火制程来形成。在快速退火制程期间，在磊晶S/D特征146上方的金属源极层的部分与磊晶S/D特征146中的硅反应以形成硅化物层178。随后移除金属源极层的未反应部分。针对n通道FET而言，硅化物层178可由包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi、或其组合中的一或多个的材料制成。针对p通道FET而言，硅化物层178可由包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、或其组合中的一或多个的材料制成。在一些实施例中，硅化物层178由金属或金属合金硅化物制成，并且金属包括贵金属、耐火金属、稀土金属、其合金、或其组合。接下来，导电材料在接触开口中形成并且形成前侧S/D触点176。导电材料可由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多个的材料制成，并且可以通过CVD、ALD、电镀、或其他适宜沉积技术形成。尽管未图示，在形成前侧S/D触点176之前，阻障层(例如，TiN、TaN、或类似者)可在接触开口的侧壁上形成。

在短通道区域100S及长通道区域100L中的所得前侧S/D触点176可具有在从约1nm至约50nm的范围中的高度“H2”。在短通道区域100S及长通道区域100L中的所得硅化物层178可具有在从约1nm至约10nm的范围中的高度“H3”。

在一些实施例中，在短通道区域100S及长通道区域100L中的前侧S/D触点176经形成为使得前侧S/D触点176的顶表面179处于与栅极介电层170的顶表面173相比较高的位准。在一些实施例中，在短通道区域100S及长通道区域100L中的前侧S/D触点176经形成为使得前侧S/D触点176的顶表面179处于大致与栅极介电层170的顶表面173相同的位准。在一些实施例中，在短通道区域100S及长通道区域100L中的前侧S/D触点176经形成为使得前侧S/D触点176的顶表面179处于与栅极介电层170的顶表面173相比较低的位准。

在形成前侧S/D触点176之后，第二介电覆盖层181分别在短通道区域100S及长通道区域100L中的前侧S/D触点176上形成。第二介电覆盖层181使用沉积制程(，诸如CVD、PECVD、或FCVD或任何适宜沉积技术)填充在由前侧S/D触点176及CESL 162定义的区域中，并且在第一ILD层164上方达预定高度。随后执行平坦化制程(诸如CMP)以移除第二介电覆盖层181的过量沉积并且暴露出第一ILD层164的顶表面。第二介电覆盖层181可包括含氧材料、含氮材料、或含硅材料或者由含氧材料、含氮材料、或含硅材料形成。用于第二介电覆盖层181的示例性材料可包括但不限于SiC、SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN、或其任何组合。第二介电覆盖层181可以具有与第一介电覆盖层177、栅极间隔件138、CESL162、及第一ILD层164不同的蚀刻选择性，以便选择性回蚀第二介电覆盖层181。

在磊晶S/D特征146(例如，在漏极区域115b上方形成的磊晶S/D特征146)上方形成的前侧S/D触点176可在后续形成的前侧互连结构中连接到信号线。在一些实施例中，前侧S/D触点在磊晶S/D特征146(例如，在源极区域115a上方形成的磊晶S/D特征146)上方形成用于元件中的结构平衡，并且在源极区域115a上方形成的磊晶S/D特征146将连接到电力轨，诸如在基板101的背侧上设置的正压(VDD)或负压(VSS或GND)。在此种情形中，磊晶S/D特征146不进一步连接到在前侧互连结构中后续形成的任何触点。

在图21中，第二ILD层183在第一ILD层164上方形成，并且导电特征185a、185b分别在短通道区域100S及长通道区域100L处的第二ILD层183中形成。选择性形成导电特征185a、185b以提供到一些前侧S/D触点176(例如，在漏极区域115b处的S/D触点176及在漏极区域115c处的前侧S/D触点176)的电气连接。导电特征185a、185b可包括W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、或其组合或由W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、或其组合形成。第二ILD层183可由与第一ILD层164相同的材料形成。导电特征185a、185b可具有在约1nm至约50nm的范围中的高度“H4”。

图22及图23是沿着图21的线B-B及线C-C截取的半导体元件结构100的横截面图。

在图24中，前侧互连结构180形成在基板101上。前侧互连结构180可以是包括一或多层介电材料的后端制程(BEOL)互连结构，此结构具有多个金属线(未图示)及嵌入其中的通孔(未图示)。在前侧互连结构180中的金属线及通孔可使用一或多个镶嵌制程由铜、铜合金、或任何适宜导电材料形成。金属线及通孔提供到特征(诸如栅电极层172及磊晶S/D特征146)的电气路径。在一些实施例中，前侧互连结构180包括用于仅连接信号线但不连接到电力轨或到电力轨的连接的金属线及通孔。在一些实施例中，前侧互连结构180包括电力轨的一部分。电力轨包括在磊晶S/D特征146与电源(诸如VDD及VSS(GND))之间连接的导线。

在形成前侧互连结构180之后，基板101临时连接到载具基板182。载具基板182用以为半导体元件结构100提供机械支撑，以便促进基板101的背侧处理。

在图25中，翻转半导体元件结构100，因此如图所示的基板101是在磊晶S/D特征146上方。

在图26中，执行背侧研磨以移除基板101及绝缘材料118的部分，直至暴露出在长通道区域100L的漏极区域处的过渡磊晶层149的一部分。亦在背侧研磨期间移除在源极区域(例如，源极区域115a)处的短通道区域100S的牺牲层126(或所谓的背侧接触对准特征)的一部分。

在图27中，图案化的保护层187(诸如硬遮罩层)在基板101的部分上沉积。图案化的保护层187可通过光微影制程及一或多个蚀刻制程形成。图案化的保护层187覆盖绝缘材料118、在短通道区域100S中的基板101、及牺牲层126，从而使长通道区域100L中的基板101及过渡磊晶层149暴露出。随后，未由图案化的保护层187覆盖的长通道区域100L中的基板101的部分、过渡磊晶层149、及磊晶S/D特征146的部分通过一或多个蚀刻制程从背侧移除。

可以使用蚀刻制程移除在长通道区域100L中的基板101的部分，此蚀刻制程相比于过渡磊晶层149的材料对基板101材料具有蚀刻选择性。在其中基板101是Si且过渡磊晶层149是SiGeB的情形中，过渡磊晶层149可以通过使用湿式蚀刻剂来选择性蚀刻，此湿式蚀刻剂诸如但不限于氢氧化铵(NH

图27亦示出了在短通道区域100S中的磊晶S/D特征146(例如，在漏极区域115b处的磊晶S/D特征146)的侧壁159a的部分与第一半导体层106接触并且不与短通道区域100S中的基板101接触，这些部分将在稍后阶段移除。

移除在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的一部分允许在短通道区域100S中形成具有较短高度的后续背侧接触特征(例如，图39中的背侧接触特征198)。较短的背侧接触特征具有减小的接触面积，并且因此降低源极区域(例如，源极区域115a)处的接触电阻。亦可以减小在短通道区域中的源极/漏极区域与栅电极之间的电容。因此，改进晶体管的元件效能。

取决于磊晶S/D特征146及基板101的材料，蚀刻制程可完全移除长通道区域100L中的基板101，使得暴露出在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的侧壁159b，作为图28所示的替代实施例。如图41所示，磊晶S/D特征146的侧壁159b将与后续形成的再填充介电层188接触。在对于n通道FET而言磊晶S/D特征146由例如Si形成，并且基板由Si形成的一些情形中，移除长通道区域100L中的磊晶S/D特征146及基板101的部分，使得磊晶S/D特征(例如，在漏极区域115c处的磊晶S/D特征146)的底表面191’及在长通道区域100L中的栅极介电层170的底表面137实质上共面，作为图29所示的替代实施例。

图30示出了基于图27所示的实施例的半导体元件结构100的横截面。在图30中，移除图案化的保护层187并且再填充介电层188在开口194中沉积，在此开口中移除了过渡磊晶层149、经暴露磊晶S/D特征146的部分及长通道区域100L中的基板101的部分。再填充介电层188填充开口194(图29)并且在绝缘材料118的顶部上方。执行平坦化制程(诸如CMP)以暴露绝缘材料118的顶部。由此，再填充介电层188、绝缘材料118、牺牲层126及短通道区域100S中的基板101实质上共面。再填充介电层188可包括含氧材料、含氮材料、或含硅材料或者由含氧材料、含氮材料、或含硅材料形成。用于再填充介电层188的示例性材料可包括但不限于SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN、或其组合，并且可通过FCVD、旋转涂覆制程、或任何适宜沉积技术来形成。在一些实施例中，再填充介电层188由与第一介电覆盖层177或绝缘材料118相同的材料形成。所得的再填充介电层188可具有在约5nm至约50nm的范围中的高度“H6”。

在图31中，使用适宜蚀刻制程移除在短通道区域100S中的基板101。蚀刻制程可使用蚀刻剂，此蚀刻剂可以选择性移除基板101而不实质上移除牺牲层126、过渡磊晶层149、绝缘材料118、栅极介电层170、在短通道区域100S中的介电间隔件144、及再填充介电层188。移除基板101因此暴露出牺牲层126、过渡磊晶层149、绝缘材料118的侧壁139、栅极介电层170及短通道区域100S中的介电间隔件144。当基板101是Si并且过渡磊晶层149是SiGe时，可以使用湿式蚀刻剂选择性移除基板101，此湿式蚀刻剂诸如但不限于氢氧化铵(NH

在图32中，第一衬垫150保形地形成在半导体元件结构100的背侧上，从而覆盖再填充介电层188、绝缘材料118、牺牲层126、过渡磊晶层149、栅极介电层170及短通道区域100S中的介电间隔件144的经暴露表面。第一衬垫150可包括介电材料或由介电材料制成，诸如SiN、SiCN、SiOC、SiOCN、或类似者。第一衬垫150可通过保形制程形成，诸如ALD制程。

在图33中，使用任何适宜移除制程移除第一衬垫150的部分，诸如各向异性选择性干式蚀刻制程。各向异性选择性干式蚀刻制程从半导体元件结构100的水平表面(诸如再填充介电层188、绝缘材料118、牺牲层126、及栅极介电层170的顶部)移除第一衬垫150的部分，而将第一衬垫150余留在垂直表面(诸如绝缘材料118、牺牲层126、及过渡磊晶层149的侧壁)上。剩余的第一衬垫150在漏极区域115b处的过渡磊晶层149的后续移除期间保护牺牲层126及在牺牲层126下方的过渡磊晶层149的垂直侧壁不被破坏。

在图34中，移除漏极区域115b处的过渡磊晶层149。可使用蚀刻剂移除过渡磊晶层149，此蚀刻剂可以选择性移除过渡磊晶层149而不实质上移除第一衬垫150及栅极介电层170。在其中过渡磊晶层149是SiGeB且牺牲层126是SiGe的情形中，亦可在移除过渡磊晶层149期间移除牺牲层126的部分。蚀刻剂可是使用四甲基氢氧化铵(TMAH)及/或氢氧化钾(KOH)溶液的湿式蚀刻剂。

在移除过渡磊晶层149期间，在漏极区域115b处的剩余牺牲层126的经暴露表面151及经暴露磊晶S/D特征146的底表面153可经蚀刻为具有一轮廓。取决于用于移除过渡磊晶层149的制程配方，经蚀刻的底表面151及经蚀刻的底表面153可具有平面轮廓、或非平面轮廓，诸如凹入轮廓(碟形)、或凸起轮廓(突出)。在图34所示的实施例中，在漏极区域115b处的剩余牺牲层126的经蚀刻底表面151及磊晶S/D特征146的经蚀刻底表面153具有凹入轮廓。因为第一衬垫150覆盖牺牲层126的垂直侧壁及在牺牲层126下方的过渡磊晶层149的垂直侧壁，牺牲层126及在牺牲层126下方的过渡磊晶层149可以在蚀刻制程期间维持其尺寸，因此避免形状劣化。在移除漏极区域115b处的过渡磊晶层149之后，移除第一衬垫150。

在图35中，第二衬垫155保形形成在半导体元件结构100的背侧上，从而覆盖再填充介电层188、绝缘材料118、牺牲层126、在源极区域115a处的过渡磊晶层149、栅极介电层170及短通道区域100S中的介电间隔件144的经暴露表面。第二衬垫155可包括含氧材料或含氮材料或者由含氧材料或含氮材料制成，诸如氮化硅、氮化碳硅、氮氧化硅、氮化碳、氧化硅、氧化碳硅、或类似者、或其组合，并且可通过CVD、PECVD、ALD、或任何适宜沉积技术来形成。

在图36中，第三ILD层157形成在半导体元件结构100的背侧上。第三ILD层157可通过在第二衬垫155上毯覆式沉积来形成。第三ILD层157可由与第一ILD层或再填充介电层188相同的材料形成，并且可通过PECVD制程或其他适宜沉积技术来沉积。

在图37中，在半导体元件结构100的背侧上执行平坦化操作(诸如CMP)。执行平坦化操作，直至暴露用作背侧接触对准特征的牺牲层126的顶部。在此阶段，再填充介电层188、绝缘材料118、牺牲层126、第二衬垫155、及第三ILD层157的顶表面实质上共面。

在图38中，移除牺牲层126及在牺牲层126下方的过渡磊晶层149以形成接触孔并且暴露其下面的磊晶S/D特征146(例如，在源极区域115a处的磊晶S/D特征146)用于金属形成。在蚀刻制程期间，移除牺牲层126以暴露过渡磊晶层149。任何适宜的干式及/或湿式蚀刻制程可以用于移除牺牲层126。由于过渡磊晶层149形成在牺牲层126上，并且磊晶S/D特征146形成在过渡磊晶层149上，牺牲层126与对应的磊晶S/D特征126对准。由牺牲层126空出的接触孔在不使用任何光微影及图案化制程的情况下与磊晶S/D特征146对准。

过渡磊晶层149随后通过适宜蚀刻制程移除以暴露出下面的磊晶S/D特征146(例如，在源极区域115a处的磊晶S/D特征146)。过渡磊晶层149可通过干式蚀刻方法移除，诸如使用基于氟的蚀刻剂(诸如CF

在移除牺牲层126及过渡磊晶层149之后，在磊晶S/D特征146(例如，在源极区域115a处的磊晶S/D特征146)的经暴露表面上选择性形成硅化物层196。硅化物层196可具有根据源极区域115a的磊晶S/D特征146a的经蚀刻底表面131的轮廓的轮廓(例如，凹入轮廓)。在一些实施例中，硅化物层196由金属或金属合金硅化物制成，并且金属可包括贵金属、耐火金属、稀土金属、其合金、或其组合。用于n通道FET的硅化物层196的示例性材料可包括但不限于TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi、或其组合。用于p通道FET的硅化物层196的示例性材料可包括但不限于NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、或其组合。用于硅化物层196的材料可以与硅化物层178不同。

接下来，背侧接触特征198形成在接触孔中并且与硅化物层196接触。背侧接触特征198可由金属或金属氮化物制成，诸如W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、或其组合。背侧接触特征198可通过任何适宜制程形成，诸如PVD或电镀。在磊晶S/D特征146(例如，在源极区域115a处的磊晶S/D特征146)上方的所得背侧接触特征198可具有在约5nm至约50nm的范围中的高度“H5”(图39)。若高度“H5”大于约50nm，则背侧接触特征198的接触面积将成比例增加并且导致源极区域115a处的接触电阻增加。因此，可劣化晶体管的元件效能。另一方面，若高度“H5”小于约5nm，则在长通道区域100L中的磊晶S/D特征(例如，在漏极区域115c处的磊晶S/D特征146)可在基板101的背侧研磨期间暴露出以便在稍后阶段制成较短的背侧接触特征198，此举继而可以破坏长通道区域100L中的磊晶S/D特征。

在图39中，在形成背侧接触特征198之后，第四ILD层195形成在半导体元件结构100的背侧上方。一或多个导电特征197(仅图示一个)随后形成在第四ILD层195中。导电特征197经由背侧接触特征198、硅化物层196、磊晶S/D特征146(例如，在短通道区域100S中的源极区域处的磊晶S/D特征146)及硅化物层178与前侧S/D触点176电气连通。导电特征197与待连接到电源供应器的电力轨199连接。在一些实施例中，导电特征197是电力轨199的一部分。取决于元件的导电类型，可为电源供应器提供正压(VDD)或负压(VSS)(亦即，接地或零电压)。在半导体元件结构100的背侧处使导电特征197连接到电力轨199允许元件由背侧电力直接供电，由此增强元件效能，从而节省在元件的前侧上使用的路由资源的量，并且在没有异常电错误连接问题的情况下减少BEOL制程复杂性。

可以在图39中看到，由于经蚀刻底表面153的凹入轮廓，在短通道区域100S中的磊晶S/D特征146(例如，在漏极区域115b处的磊晶S/D特征146)的底表面153是在栅极介电层170的底表面137(此底表面同与底表面137接触的基板101的表面121共面)之上，并且在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的底表面191为在栅极介电层170的底表面137之下的距离“D8”处或超出此底表面。在一些实施例中，距离“D8”可在从约1nm至约40nm的范围中变化。若距离“D8”大于40nm，则背侧接触特征198将必须更长以补偿磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的深度，使得在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)在基板101的背侧研磨期间不暴露出。较长的背侧接触特征198可以导致在源极区域115a处的接触电阻增加。因此，晶体管的元件效能劣化。

由于在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)在基板101的背侧研磨期间凹陷，故在短通道区域100S中的背侧接触特征198(例如，在源极区域115a上方的背侧接触特征198)可以变短，由此减小在源极区域115a处的接触电阻。亦可以减小在源极/漏极区域与短通道区域中的栅电极之间的电容。因此，改进晶体管的元件效能。

图40示出了基于图27所示的替代实施例的半导体元件结构100的横截面图。根据在图29至图40中论述的制程，半导体元件结构100具有背侧接触特征198及在源极区域115a处形成的磊晶S/D特征146。在此实施例中，在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)凹陷至此位准，使得磊晶S/D特征140的底表面191’实质上与栅极介电层170的底表面137共面。以此方式，在短通道区域100S中的背侧接触特征198(例如，在源极区域115a上方的背侧接触特征198)可以变短，由此减小在源极区域115a处的接触电阻。因此，改进在短通道区域中的晶体管的元件效能。

图41示出了基于图28所示的替代实施例的半导体元件结构100的横截面图。根据图29至图40中论述的制程，半导体元件结构100具有背侧接触特征198及在源极区域115a处形成的磊晶S/D特征146。在此实施例中，完全移除在长通道区域100L中的基板101，使得在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的侧壁159b与再填充介电层188接触。在短通道区域100S中的磊晶S/D特征146(例如，在源极区域115a处的磊晶S/D特征146)的底表面131在栅极介电层170的底表面137之上，并且在长通道区域100L中的磊晶S/D特征146(例如，在漏极区域115c处的磊晶S/D特征146)的底表面191在栅极介电层170的底表面137之下的距离“D10”处或超出此底表面。

在一些实施例中，在短通道区域100S中的背侧接触特征198(例如，在源极区域115a上方的背侧接触特征198)的底表面133在栅极介电层170的底表面137之下的距离“D9”处或超出此底表面。在一些实施例中，距离“D10”可在从约1nm至约40nm的范围中变化。可以与上文在图39中论述的高度“H5”及距离“D8”类似地选择距离“D9”及“D10”。

本揭示的实施例提供了一种半导体元件结构，此半导体元件结构包括在短通道区域及长通道区域中形成的元件，诸如纳米薄片晶体管。凹陷在长通道区域的漏极区域处的磊晶S/D特征以允许在短通道区域的源极区域处形成较短的背侧接触特征。当背侧接触特征较短时，背侧接触特征的接触表面成比例减小，从而导致在短通道区域的源极磊晶特征处的较低接触电阻、在源极/漏极区域与短通道区域中的栅电极之间的较低电容、及晶体管的较佳元件效能。

本揭露的一实施例为一种半导体元件结构。半导体元件结构包括源极/漏极特征，此源极/漏极特征包含第一表面、与第一表面相对的第二表面、及将第一表面连接到第二表面的侧壁。半导体元件结构亦包括与源极/漏极特征的第二表面接触的介电层。半导体元件结构亦包括半导体层，此半导体层具有第一表面、与第一表面相对的第二表面、及将第一表面连接到第二表面的侧壁，其中半导体层的侧壁与源极/漏极特征的侧壁接触，并且半导体层的第二表面与源极/漏极特征的第二表面共面。半导体元件结构进一步包括栅极结构，此栅极结构具有与半导体层的第一表面接触的表面。

本揭露的另一实施例是一种半导体元件结构。半导体元件结构包括在半导体元件结构的第一区域中设置的第一源极/漏极特征，其中第一源极/漏极特征包含第一表面、与第一表面相对的第二表面、及将第一表面连接到第二表面的侧壁。半导体元件结构亦包括在半导体元件结构的第一区域中设置的第一栅极结构，其中第一栅极结构包含第一栅极介电层，并且第一栅极介电层具有第一表面。半导体元件结构亦包括与第一源极/漏极特征的第二表面接触的第一硅化物层。半导体元件结构亦包括接触特征，此接触特征具有与第一硅化物层接触的第一表面。半导体元件结构亦包括在半导体元件结构的第二区域中设置的第二源极/漏极特征，其中第二源极/漏极特征包含第一表面、与第二源极/漏极特征的第一表面相对的第二表面、及连接第二源极/漏极特征的第一表面与第二源极/漏极特征的第二表面的侧壁。半导体元件结构亦包括在半导体元件结构的第二区域中设置的第二栅极结构，其中第二栅极结构包含第二栅极介电层，并且第二栅极介电层具有与第一栅极介电层的第一表面共面的第一表面。半导体元件结构进一步包括在半导体元件结构的第二区域中设置的第一介电层，其中第一介电层与第二源极/漏极特征的第二表面接触，并且其中第二源极/漏极特征的第二表面在第二栅极介电层的第一表面之下，并且第一源极/漏极特征的第二表面在第一栅极介电层的第一表面之上。

本揭露的另外实施例是一种用于形成半导体元件结构的方法。方法包括在基板的第一区域中形成第一沟槽，第一沟槽延伸到基板中的第一深度。方法亦包括在基板的第二区域中形成第二沟槽，第二沟槽延伸到基板中的第二深度，并且第一深度大于第二深度。方法亦包括在第一沟槽的底部处形成牺牲层。方法亦包括在牺牲层上形成第一磊晶层。方法亦包括在第二沟槽的底部处形成第二磊晶层。方法亦包括在第一磊晶层上形成第一源极/漏极特征。方法亦包括在第二磊晶层上形成第二源极/漏极特征。方法亦包括翻转基板。方法亦包括移除基板的一部分，直至暴露在第二沟槽中的第二磊晶层及在第一沟槽中的牺牲层。方法亦包括通过图案化的保护层覆盖第一区域。方法进一步包括移除第二磊晶层、基板的至少一部分、及在第二区域中的第二源极/漏极特征的一部分，使得在第二区域中的基板的底表面及第二源极/漏极特征的底表面共面，其中第二源极/漏极特征的底表面处于第一位准且牺牲层的底表面处于第二位准，并且第一位准与第二位准不同。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。