一种基于FPGA的时钟正交数据采集系统及其采集方法

技术领域

本发明涉及探地雷达的信号处理技术领域，具体是一种基于FPGA的时钟正交数据采集系统及其采集方法。

背景技术

近年来随着我国城市化进展逐步深入，城市化历史逐渐加长，一种新的地质灾害：城市道路塌陷灾害，也逐年发生。城市道路塌陷灾害主要由于城市道路地下基础受到地震、洪灾、管线泄漏等侵袭导致出现裂痕、空洞，当基础无法支撑上方道路负荷时即出现塌陷。由此可见在灾害发生之前，及时准确地探测裂痕、空洞等灾害特征可以有效地预防城市道路塌陷灾害，探地雷达是目前无损探测道路地下结构的最有效设备。

探地雷达有多种体制，其中最为常见的是脉冲式探地雷达。这种探地雷达对地下发射窄脉宽、高功率的脉冲信号，而后接收回波进行数据处理与成像。在脉冲信号遇到不同材质的交界处时，由于介电常数不同会在两种材质交界面产生反射波，利用发射波与反射波的时间差可以判别地下物体的空间分布情况，由于发射脉冲窄，传输速度快，对回波的采样率提出了很高要求。

而随着采样率的提升，对硬件的要求逐渐加大，高速模数转换器的价格成指数增长，另外，还受贸易关系影响，一些高速模数转换器甚至无法采购，造成生产困难。本发明通过带有FPGA的处理器进行控制，利用时钟管理芯片与低速模数转换器配合使用，可以达到采样率成倍数增加的效果以解决上述问题。

发明内容

本发明的目的在于提供一种基于FPGA的时钟正交数据采集系统及其采集方法，以解决背景技术中的技术问题。

为实现前述目的，本发明提供如下技术方案：

一种基于FPGA的时钟正交数据采集系统，包括接收天线、功率分配器、第一模数转换器、第二模数转换器、时钟管理芯片、含有FPGA功能的处理器、时钟发生器、存储器和为系统内各个芯片提供工作电压与参考电压的电源模块，所述时钟发生器用于生成处理器所需工作时钟，所述处理器用于生成时钟管理芯片所需参考时钟，所述时钟管理芯片与第一模数转换器、第二模数转换器相连接用于根据处理器提供的参考时钟为对应的第一模数转换器和第二模数转换器上提供工作时钟。

在所述接收天线与功率分配器之间还连接有低噪声放大器。

所述接收天线输入高频电磁波信号经低噪声放大器、功率分配器后进入第一模数转换器和第二模数转换器，将所述高频电磁波信号转换为数字信号输入到处理器中。

所述处理器还用于对时钟管理芯片进行参数配置，所述处理器还对第一模数转换器和第二模数转换器传回数据进行重组处理。

一种基于FPGA的时钟正交数据采集系统的采集方法，包括以下步骤：

步骤一：初始化时钟管理芯片，连接各个模块后进行系统供电，处理器初始化配置对时钟管理芯片进行配置，FPGA内部存储单元存储有时钟管理芯片所需参数，通过生成时钟管理芯片数字接口对应信号与其通信，完成第一步配置，第一步配置结束后确认第一模数转换器和第二模数转换器是否开始工作，由第一模数转换器和第二模数转换器上对应的采集控制模块完成，当采集控制模块确认接收到对应的模数转换器随路时钟时则证明第一模数转换器和第二模数转换器正常开始工作，进行步骤二，反之，则重新进行第一步配置；

步骤二：准备采集，处理器对开始工作后的第一模数转换器和第二模数转换器进行第二步配置，将第一模数转换器和第二模数转换器进行第二步配置通过处理器生成工作参数，处理器内FPGA部分的内部存储单元存储有模数转换器所需参数，通过生成模数转换器数字接口对应信号与其通信，完成第二步配置，第二步配置结束后读取模数转换器的内置参数，由对应的采集控制模块完成。当采集控制模块确认接收到的内置参数与配置参数相同，证明模数转换器开始正常工作，进行步骤三，反之则重新进行第二步配置；

步骤三：数据采集，获得开始采集命令以后，处理器开始存储第一模数转换器与第二模数转换器采集到的数据，并且对其根据工作时钟相位进行重新拼接，重组形成高采样率采样结果。

所述处理器中的FPGA内部有数据重组模块，所述数据重组模块的功能包括：

(1)在接收开始前，所有寄存器清零，完成一次复位，等待接收开始命令进入功能2；

(2)在开始接收后，读取模数转换器对应FIFO中非空信号。当全部两个FIFO均非空则开始执行功能3，进行数据读取；

(3)在开始数据读取后,在第一个时钟边沿读取FIFO1的一个数据存入FIFO3，并检查FIFO2的非空信号，当FIFO2非空信号为高电平则继续执行功能4，否则回到功能1状态；

(4)在开始数据读取后，在第二个时钟边沿读取FIFO2的时钟数据存入FIFO3，同时检查FIFO1的非空信号，当FIFO1非空信号为高电平则继续执行功能3，否则回到功能1状态。后续模块可以根据FIFO3的状态进行读取以供后续处理。

与现有技术相比，本发明提供的一种基于FPGA的时钟正交数据采集系统及其采集方法，采用时钟正交的数据处理方式，能利用低成本的模数转换器得到最高采样频率，大大降低高速采集技术的成本需求，同时还能保证数据采集的精准性。

附图说明

图1：本发明采集系统框架图；

图2：本发明工作流程图；

图3：本发明中数据重组模块框架图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

具体实施例1：请参阅图1，本发明实施例中，一种基于FPGA的时钟正交数据采集系统，包括接收天线、功率分配器、第一模数转换器、第二模数转换器、时钟管理芯片、含有FPGA功能的处理器、时钟发生器、存储器和为系统内各个芯片提供工作电压与参考电压的电源模块。

接收天线输入接口可以使用SMA外螺内孔接头，保持输入阻抗为50Ω，以便与常用射频器件相连时钟发生器用于生成处理器所需工作时钟，保证时钟频率、相位、抖动等满足处理器工作需求；

处理器用于生成时钟管理芯片所需参考时钟，处理器为含有现场可编程门阵列部分的处理器芯片，其中内嵌锁相环模块可以根据时钟发生器提供的参考信号生成时钟管理芯片所需时钟信号。除此以外可以根据从模数转换器输入的时钟信号对模数转换器输入的数据进行解码重组。该处理器还用于时钟管理芯片与模数转换器工作参数配置，本实施例采用XC7K325T芯片。

功率分配器用于将输入端口的射频信号平均分配给第一输出端口与第二输出端口，保证后续第一模数转换器与第二模数转换器接收到的信号相同，功率分配器考虑到探地雷达回波频段种类多，覆盖范围较大，从100MHz到1GHz均有分布。故使用宽带威尔金森功分器。宽带威尔金森功分器属于微波器件，仅由PCB敷铜与电阻构成，成本较低易于实现。可以通过具体设计覆盖较宽频段，兼容多型号探地雷达天线。

第一模数转换器和第二模数转换器均用于根据时钟管理芯片给出的参考时钟，将接收端口的模拟信号进行采样、保持、量化，转化为数字信号传输至处理器。模数转换器能够根据工作时钟信号，将工作时钟边沿时刻的模拟信号电压值转换为数字信号根据模数转换器种类不同，分为上升沿触发、下降沿触发及上升下降双边沿触发，本实施例中第一模数转换器和第二模数转换器均使用双边沿触发模数转换器AD9684。

存储器用于存储处理器所需执行文件，包括但不限于：参数配置文件、FPGA配置文件、嵌入式软件程序等。

时钟管理芯片与第一模数转换器、第二模数转换器相连接用于根据处理器提供的参考时钟为对应的第一模数转换器和第二模数转换器上提供工作时钟。

在本实施例中，时钟管理芯片用于管理第一模数转换器与第二模数转换器的工作时钟，控制时钟频率及相位，满足时钟正交的需求，要求时钟管理芯片具有调整时钟相位的能力，保证在工作时可以依照参考时钟生成低抖动模数转换器工作时钟信号，一路用于连接到第一模数转换器的参考时钟输入接口，相位偏移为0度，另一路用于连接到第二模数转换器的参考时钟输入接口，相位偏移为90度，时钟抖动要求尽可能低，高时钟抖动将引起波形恢复失真、等效采样率降低甚至无法恢复信号波形。在本实施例中使用AD9520用于控制模数转换器工作时钟，AD9520内置的倍频器、分频器与相位延迟计数器联合使用可以保证各路输出的相位差恒定为正交90度。

在接收天线与功率分配器之间还连接有低噪声放大器，低噪声放大器用于放大目标频段内信号，提高信噪比，并且平衡由后续功率分配造成的信号能量损耗，接收天线输入高频电磁波信号经低噪声放大器、功率分配器后进入第一模数转换器和第二模数转换器，将高频电磁波信号转换为数字信号输入到处理器中。

低噪声放大器输入端口与接收天线输出端口相连，输出端口与功率分配器输入端口相连。功率分配器的第一输出端口连接到第一模数转换器的输入端口，第二输出端口连接到第二模数转换器的输入端口。第一模数转换器的输出端口与处理器的数字信号输入端口相连。第二模数转换器的输出端口与处理器的数字信号输入端口相连。

时钟发生器与处理器时钟输入端口相连，时钟管理芯片的输入端口与处理器的输出端口相连，时钟管理芯片的第一时钟输出端口与第一模数转换器的参考时钟输入端口相连，第二时钟输出端口与第二模数转换器的参考时钟输入端口相连，存储器数据输出接口与处理器数据输入接口相连。

所有模数转换器芯片与处理器的连线尽可能保证等长，减少布局布线等操作带来的数据延迟问题。

请参阅图2，一种基于FPGA的时钟正交数据采集系统的采集方法，包括以下步骤：

步骤一：初始化时钟管理芯片，连接各个模块后进行系统供电，处理器初始化配置对时钟管理芯片进行配置，FPGA内部存储单元存储有时钟管理芯片所需参数，通过生成时钟管理芯片数字接口对应信号与其通信，完成第一步配置，第一步配置结束后确认第一模数转换器和第二模数转换器是否开始工作，由第一模数转换器和第二模数转换器上对应的采集控制模块完成，当采集控制模块确认接收到对应的模数转换器随路时钟时则证明第一模数转换器和第二模数转换器正常开始工作，进行步骤二，反之，则重新进行第一步配置，确定时钟管理芯片对第一模数转换器及第二模数转换器的工作时钟参数方法如下：

设第一模数转换器参考时钟频率为ω，占空比为50％的方波信号。该信号可表示为：

如果第一模数转换器的采样率与参考时钟频率相同，均为ω，则由奈奎斯特采样定律可知该采样率下可完整恢复原信号信息的最高频率为ω/2。

当模数转换器仅在信号上升沿或者仅在下降沿处采集信号时，该模数转换器的采样率就与其参考时钟频率相同，均为ω，以模数转换器开始采样的时钟边沿为时间起点t＝0,则采样时间点可表示为：

令第二模数转换器的参考时钟延后T/2，则其参考时钟可表示为：

其采样时刻与Sclk1相差T/2，其采样时间点可用冲激函数串表达为：

将两组采样时刻以t＝0处为起点重新排列有：

令T＇＝T/2有：

由此可见，合并后的信号采样周期为T＇＝T/2，即采样率ω＇＝2ω。可见分时重组的操作提高了一倍的采样率。当使用双边沿触发采样的模数转换器时，提供给模数转换器的工作时钟与之前相同，即：

模数转换器在参考时钟的上升沿和下降沿都进行信号采集。则由：

有双边沿触发采样时间点为：

由此可见双边沿触发采样模数转换器采样周期为Td＝T/2,采样率为ωd＝2ω。令第二模数转换器的参考时钟延后T/4,即相位延后90度。则其参考时钟表示为：

此时第二模数转换器的采样时间点可用冲激函数串表示为：

将两组采样时刻以t＝0处为起点重新排列有：

令T＂＝T/4有：

由此可见，合并后的采样周期T＂＝T/4，采样率为ω＂＝4ω，采样率相较于单片模数转换器的ωd＝2ω提高一倍。

即对于单边沿采样的模数转换器，应当令两模数转换器工作时钟相位相差180度，即半个周期。对于双边沿采样的模数转换器，应当令两模数转换器工作时钟相位相差90度，即四分之一个周期。由此可使两模数转换器的组合采样率为单一模数转换器的两倍，有效提高采样率。

步骤二：准备采集，处理器对开始工作后的第一模数转换器和第二模数转换器进行第二步配置，将第一模数转换器和第二模数转换器进行第二步配置通过处理器生成工作参数，处理器内FPGA部分的内部存储单元存储有模数转换器所需参数，通过生成模数转换器数字接口对应信号与其通信，完成第二步配置，第二步配置结束后读取模数转换器的内置参数，由对应的采集控制模块完成，AD9684模数转换器配置接口为SPI接口，参数存储于处理器内部ROM中，配置方法与AD9520相同，配置完成后通过SPI接口读回模数转换器内置参数，当采集控制模块确认接收到的内置参数与配置参数相同，证明模数转换器开始正常工作，进行步骤三，反之则重新进行第二步配置；

步骤三：数据采集，获得开始采集命令以后，处理器开始存储第一模数转换器与第二模数转换器采集到的数据，并且对其根据工作时钟相位进行重新拼接，重组形成高采样率采样结果，本实施例中模数转换器采样率为400Msps，随路时钟为400MHz时钟。使用时由附图3所示时钟管理单元倍频至800MHz以供数据重组模块使用。由数据重组模块进行循环读取并拼接数据输入到FIFO3中，并给出数据输出接口供后续单元使用。

数据重组分为以下步骤进行：模数转换器数据采集、时钟处理、数据重拼接，数据处理模块框图见附图3。

首先进行模数转换器数据采集，这是将处理器外的数字信号采集到处理器内的过程，由处理器内FPGA部分完成。常见的模数转换器数据传输方式为并行数据加随路时钟、串行数据加随路时钟等方式。对于数据输入端口与时钟端口，可以将数据端口接入到FPGA内嵌IO输入延时模块，通过调整数据输入端口延时使数据与时钟信号同步，易于判别防止误码。经过延时后，每路的数据由随路时钟控制单独写入到片内FIFO中保存，等待重新拼接。对于某些较特殊的双边沿数据输入模数转换器，在延时之后还要加入iddr模块进行读取数据后才输入到FIFO中。

其次进行时钟处理。时钟处理模块由FPGA内嵌时钟管理模块控制。在时钟处理过程中，由于两模数转换器的时钟频率是完全相同的，仅有相位有差异，所以可以提取第一模数转换器的时钟信号作为基准信号，加以倍频作为后续模块的控制信号。原因如下：

设单片模数转换器的随路时钟速率为F

R

此时由于有两块模数转换器，故系统输入符号率为：

R

为了保证数据不出现积压，导致FIFO溢出丢失数据，就需要满足R

F

为了保证时钟相位同步，故后续工作时钟可以使用F

(1)在接收开始前，所有寄存器清零，完成一次复位，等待接收开始命令进入功能2；

(2)在开始接收后，读取模数转换器对应FIFO中非空信号。当全部两个FIFO均非空则开始执行功能3，进行数据读取；

(3)在开始数据读取后,在第一个时钟边沿读取FIFO1的一个数据存入FIFO3，并检查FIFO2的非空信号，当FIFO2非空信号为高电平则继续执行功能4，否则回到功能1状态；

(4)在开始数据读取后，在第二个时钟边沿读取FIFO2的时钟数据存入FIFO3，同时检查FIFO1的非空信号，当FIFO1非空信号为高电平则继续执行功能3，否则回到功能1状态。后续模块可以根据FIFO3的状态进行读取以供后续处理。

与现有技术相比，本发明提供的一种基于FPGA的时钟正交数据采集系统及其采集方法，采用时钟正交的数据处理方式，能利用低成本的模数转换器得到最高采样频率，大大降低高速采集技术的成本需求，同时还能保证数据采集的精准性。

对于本领域技术人员而言，显然本发明不限于前述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是前述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。