三维存储器及其制作方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种三维存储器及其制作方法。

背景技术

3D NAND存储器作为主要的非易失性存储器，具有读取、写入速度快，擦除操作简单，存储密度大等特点。因此，3D NAND存储器获得广泛的应用。

3D NAND存储器通常包括阵列区和外围电路区，阵列区包括具有存储单元的核心区。通过多个栅缝隙结构将核心区划分为不同的存储块，在相邻的栅缝隙结构之间设置底部选择栅(Bottom Selective Gate，BSG)切线，将存储区域进一步划分为不同的指存储块(Finger)进行读写和擦除操作。随着阵列区沟道结构的排列数量越来越多，两个栅缝隙结构之间的沟道结构的排列数量也越来越多。在栅缝隙结构之间仅设置一个底部选择栅切线无法满足更多的指存储块的划分需求，降低三维存储器的操作效率。因此，如何在栅缝隙结构中设置多个底部选择栅切线，成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提供一种三维存储器及其制作方法。

根据本公开实施例的第一方面，提供一种三维存储器的制作方法，包括：

在衬底上形成选择栅结构；所述选择栅结构包括至少一层选择栅；

在所述选择栅结构中形成第一沟槽，以切断至少一层所述选择栅；

以电介质材料填充所述第一沟槽，形成第一选择栅切线；

以及在包括所述第一选择栅切线的所述选择栅结构上，形成栅极层堆叠结构及沟道结构；其中，所述沟道结构贯穿所述栅极层堆叠结构和所述选择栅结构。

根据本公开实施例的第二方面，提供一种三维存储器，包括：

第一导电层，所述第一导电层具有相对的第一表面和第二表面；

选择栅结构，依次层叠设置于所述第一导电层的第一表面上；其中，所述选择栅结构与所述第一导电层电绝缘，所述选择栅结构包括至少一层选择栅；

第一选择栅切线，贯穿所述选择栅结构；

栅极层堆叠结构，位于所述选择栅结构之上；贯穿所述栅极层堆叠结构、所述选择栅结构，并延伸至所述第一导电层中的沟道结构；

贯穿所述栅极层堆叠结构、所述选择栅结构的至少两个栅缝隙结构；

其中，相邻的所述栅缝隙结构之间具有至少两个所述第一选择栅切线。

相关技术中，选择栅切线先于选择栅形成。在形成选择栅切线之后，用导电材料替换选择栅牺牲层和栅极牺牲层以形成栅极层和选择栅。当两个栅缝隙结构中设置多个选择栅切线时，位于两个选择栅切线之间的牺牲层因为两侧选择栅切线的阻挡，无法被去除。

本公开实施例，通过先形成选择栅结构，再形成贯穿选择栅结构的第一选择栅切线。相较于相关技术，本公开实施例无需执行去除选择栅牺牲层工艺，避免选择栅牺牲层去除工艺对选择栅结构形成工艺的影响，使得可以在栅缝隙结构之间设置多个选择栅切线。更多的选择栅切线，可以将存储器的核心区划分更多的指存储块，从而实现对存储器更为精细的控制，提高操作效率，减少编程干扰，提高存储器稳定性。

附图说明

图1a至图1d是根据一示例性实施例示出的一种三维存储器的制作方法的示意图；

图2是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图；

图3a至图3g是根据本公开实施例示出的一种三维存储器的制作方法的示意图；

图4a至图4f是根据本公开实施例示出的一种三维存储器的制作方法的示意图；

图5是根据本公开实施例示出的另一种三维存储器的制作方法的示意图；

图6a至图6e是根据本公开实施例示出的一种三维存储器去除衬底的制作方法的示意图；

图7a至图7d是根据本公开实施例示出的一种三维存储器去除衬底后的制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

图1a至图1c是根据一示例性实施例示出的一种三维存储器的制作方法的示意图，该方法包括以下步骤：

步骤一：参照图1a所示，在衬底100上形成隔离层130和选择栅牺牲层142a；其中，隔离层130位于衬底100和选择栅牺牲层142a之间；沿垂直于衬底100的Z方向，形成贯穿选择栅牺牲层142a的选择栅切线128；隔离层130可以是单一的材料层，也可包括不同子层。

步骤二：参照图1b所示，在形成有选择栅切线128的选择栅牺牲层142a上形成叠层结构140，其中，叠层结构140包括交替层叠设置的栅极牺牲层142和第二绝缘层141；形成贯穿叠层结构140和选择栅牺牲层142a的沟道结构150和栅缝隙沟槽19；

步骤三：参照图1c所示，通过栅缝隙沟槽19执行刻蚀工艺去除栅极牺牲层142和选择栅牺牲层142a，以形成空隙；用导电材料填充空隙，以形成栅极层143和选择栅143a；在栅缝隙沟槽19中形成栅缝隙结构。

在3D NAND存储器中，通常会设置阵列区和外围电路区，3D NAND架构的阵列区采用叠层结构来增加存储层数，相较于二维的存储器，在相同面积的衬底上具有更高的存储容量。阵列区包括具有存储单元的核心区，存储器的核心区，具有选择晶体管和提供存储功能的存储单元。可以通过控制选择栅的电压来实现选择晶体管的导通或关断，来实现对沟道结构的读写与擦除。其中，选择晶体管可以包括顶部选择晶体管或者底部选择晶体管，顶部选择晶体管设置于沟道结构的顶部，底部选择晶体管设置于沟道结构的底部。

通常在存储器的核心区中设置栅缝隙结构将核心区分为不同的存储块，在相邻的栅缝隙结构中设置顶部选择栅切线和/或底部选择栅切线，将存储块进一步划分为不同的指存储块进行读写或者擦除操作。

示例性的，步骤三中的刻蚀工艺包括但不限于：干法刻蚀工艺、湿法刻蚀工艺或者其任意组合。

示例性的，导电材料包括但不限于：钨、钴、镍、钛或者多晶硅等。

可以理解的是，步骤一中形成了选择栅切线128，但是选择栅还未形成。选择栅与栅极层经过步骤三同时形成。在步骤三中，刻蚀工艺的刻蚀剂可通过栅缝隙沟槽19与栅极牺牲层142和选择栅牺牲层142a接触，从而去除栅极牺牲层142和选择栅牺牲层142a，形成空隙。

需要强调的是，参照图1b所示，在执行步骤二前，可在叠层结构与选择栅牺牲层142a之间设置绝缘层，并被选择栅切线128贯穿。绝缘层用以电隔离步骤三中形成的栅极层143和选择栅143a，防止漏电，增强存储器的稳定性。在该实施例中，叠层结构140与选择栅牺牲层142a之间有绝缘层进行电隔离，所以形成叠层结构140时，可从栅极牺牲层142开始堆叠，简化堆叠步骤。

在一些实施例中，步骤二的叠层结构140，通过第二绝缘层141与选择栅牺牲层142a直接接触。在该实施例中，形成叠层结构140时，从第二绝缘层141开始堆叠，通过第二绝缘层141来电隔离步骤三中形成的栅极层143和选择栅143a，防止漏电，增强存储器的稳定性。

参照图1d所示，在栅缝隙结构190a与栅缝隙结构190b之间形成了两个或者两个以上的选择栅切线。例如形成选择栅切线128a、选择栅切线128b。在两个选择栅切线之间，根据设计需求还可设置更多的选择栅切线，在此不作过多说明。

然而，参照图1c和图1d所示，当在栅缝隙结构190a与栅缝隙结构190b之间形成了两个或者两个以上的选择栅切线之后，需要执行步骤三的刻蚀工艺时，选择栅切线128a与栅缝隙结构190a之间的选择栅牺牲层142a可以与刻蚀剂接触，选择栅切线128b与栅缝隙结构190b之间的选择栅牺牲层142a可以与刻蚀剂接触，而选择栅切线128a与选择栅切线128b之间的选择栅牺牲层142a因为选择栅切线的阻挡无法与刻蚀剂接触，从而无法去除选择栅牺牲层142a以形成空隙，因此也无法形成选择栅143a。所以，相关技术中所提供的制作方法，无法满足在两个栅缝隙结构之间形成多个选择栅切线的设计方案。

随着存储器容量的不断增加，存储器核心区沟道结构150的集成度越来越大，需要在栅缝隙结构之间设置更多的选择栅切线对存储块进行更多指存储块的划分，以实现对存储器更为精细的控制，提高读写和擦除的操作效率。

基于此，本公开实施例提供一种三维存储器及其制作方法。

图2是根据本公开实施例示出的一种三维存储器的制作方法的流程示意图，图3a至图3e是根据本公开实施例示出的一种三维存储器的制作方法的示意图。参照图2、图3a至图3f所示，所述方法包括以下步骤：

S100：参照图3a所示，在衬底100上形成选择栅结构120；选择栅结构120包括至少一层选择栅；

S200：参照图3b所示，在选择栅结构中形成第一沟槽12，以切断至少一层选择栅；

S300：参照图3c至图3e所示，以电介质材料填充第一沟槽12，形成第一选择栅切线125；

S400：参照图3f所示，在包括第一选择栅切线125的选择栅结构120上，形成栅极层堆叠结构及沟道结构150；其中，沟道结构150贯穿栅极层堆叠结构和选择栅结构120。

示例性的，S100中，衬底100的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。

示例性的，选择栅结构120的形成工艺可以是采用本领域技术人员所知的任何工艺，例如低温化学气相沉积(Low Temperature ChemicalVapor Deposition，LTCVD)工艺、低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)工艺、原子层沉积(AtomicsLayer Deposition，ALD)工艺或者等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)工艺等。

示例性的，选择栅的组成材料包括但不限于：多晶硅、钨、钴、镍或钛等。

示例性的，电介质材料包括但不限于：氧化硅、氮化硅、氮氧化硅或者氧化铝等。

参照图3a所示，选择栅结构120包括一个导电的选择栅，通过控制选择栅的电压来实现选择晶体管的导通或关断，以此来实现对沟道结构的读写与擦除。选择栅结构120也可包括多个导电的选择栅，相邻的选择栅之间通过设置绝缘层来实现电隔离。形成多个导电的选择栅，有利于增强对选择晶体管的导通或关断的控制作用，降低单个选择栅失效而引起的器件失效。

参照图3b所示，S200中，沿垂直于衬底100的Z方向，可通过刻蚀工艺形成贯穿选择栅结构120的第一沟槽12。此时形成的第一沟槽12的数量可以为一个或两个以上，以电介质材料填充第一沟槽12以形成1个或两个以上的第一选择栅切线125。当形成两个以上第一沟槽12时，多个第一沟槽12可沿平行于衬底100的X方向并列排布。

刻蚀工艺包括但不限于：干法刻蚀工艺、湿法刻蚀工艺或者其任意组合。

S300中，参照图3d所示，以电介质材料填充第一沟槽12，形成贯穿选择栅结构120的绝缘的第一选择栅切线125。绝缘的第一选择栅切线125将选择栅结构120分为不同的指存储块，有利于对存储器进行更为精细的控制，提升存储器读写、擦除的操作效率。

在一些实施例中，参照图3c所示，在以电介质材料填充第一沟槽12的过程中，电介质材料可以覆盖选择栅结构120的表面，可通过执行平坦化工艺去除选择栅结构120表面的电介质材料，形成如图3d所示出的第一选择栅切线125。平坦化工艺包括但不限于：化学机械研磨工艺、干法刻蚀工艺、湿法刻蚀工艺或者其任意组合。

参照图3f所示，栅极层堆叠结构形成于选择栅结构120相对远离衬底100的一端，覆盖选择栅结构120和第一选择栅切线125。栅极层堆叠结构包括交替层叠设置的栅极层143和第二绝缘层141。栅极层143作为三维存储器的字线，通过控制字线的电压实现沟道结构150的读写或者擦除操作。

在一些实施例中，S200包括：

形成至少两个第一沟槽12；其中，至少两个第一沟槽12沿平行于衬底100的方向并列排布；

S300包括：以电介质材料填充至少两个第一沟槽12，形成至少两个第一选择栅切线125；其中，至少两个第一选择栅切线125沿平行于衬底100的方向并列排布。

具体的，参照图3b所示，在Z方向上，形成贯穿选择栅结构120的至少两个第一沟槽12，第一沟槽12的底部暴露阻挡层110。在每一个第一沟槽12中填充电介质材料，形成至少两个第一选择栅切线125。

参照图3e所示，多条第一选择栅切线125沿着X方向并列排布，第一选择栅切线125延伸方向为垂直于X方向的Y方向。图3e中示出了3个第一选择栅切线125，仅为了更为直观的解释说明，根据三维存储器的设计不同，可以形成多个第一选择栅切线125，本公开实施例对此不作数量的限制。

多个第一选择栅切线125，可以将存储器划分为更多的指存储块，从而实现对存储器更为精细的控制，提高操作效率，减少编程干扰，提高存储器稳定性。

本公开实施例，通过先形成选择栅结构，再形成贯穿选择栅结构的第一选择栅切线。相较于相关技术，本公开实施例无需执行去除选择栅牺牲层工艺，避免选择栅牺牲层去除工艺对选择栅结构形成工艺的影响，使得可以在栅缝隙结构之间设置多个选择栅切线。更多的选择栅切线，可以将存储器的核心区划分更多的指存储块，从而实现对存储器实现更为精细的控制，提高操作效率，减少编程干扰，提高存储器稳定性。

在一些实施例中，参照图3g所示，所述方法还包括：形成覆盖第一沟槽12侧壁显露的选择栅的连接层124，以降低选择栅与第一选择栅切线125的接触电阻。

示例性的，连接层124的形成工艺包括但不限于：物理气相沉积、化学气相沉积工艺、金属溅射工艺、热处理工艺或者电镀工艺等。

示例性的，连接层124的组成材料可包括金属硅化物，例如：硅化钨、硅化钛、硅化锆、硅化钽、硅化钯、硅化钴或者硅化铂等。

金属硅化物由于具有高熔点与低电阻等优点，可应用于三维存储器的制作工艺中。特别是在三维存储器的线宽、接触面积、沟道结构直径等关键尺寸都越来越小的趋势下，部分器件的栅极可利用金属硅化物以降低栅极电阻。部分器件的栅极、源极与漏极还可利用金属硅化物以降低接触电阻(contact resistance)并减少电阻电容延迟效应(RCdelay)等，进而提高器件稳定性。

在一些实施例中，连接层124不仅可以降低选择栅与第一选择栅切线125的接触电阻，而且还具有良好的抗氧化作用，防止选择栅因暴露或与其他材料接触等原由而被氧化。例如，连接层中可具有致密的结构，以减少氧元素与选择栅的接触，进而减少对选择栅的氧化。

和/或，连接层自身也可与氧元素发生反应，形成复合氧化膜，该氧化膜可减少选择栅被氧化的几率。

在一些实施例中，可以通过物理气相沉积或者金属溅射工艺等工艺，将金属沉积到第一沟槽12侧壁显露的选择栅侧面上，执行热处理工艺形成具有金属硅化物的连接层124。连接层124的形成，还可以减少选择栅侧面因刻蚀导致的表面缺陷，提高选择栅侧面的平坦度，减少尖端放电现象发生，提高存储器稳定性。

在一些实施例中，参照图3a所示，形成选择栅结构120的方法可包括：

沿Z方向，在阻挡层110远离衬底100的一端，形成依次层叠设置的第一选择栅121、第一绝缘层122以及第二选择栅123；第一沟槽12切断第一选择栅121以及第二选择栅123。

第一绝缘层122用于电隔离第一选择栅121和第二选择栅123。本公开实施例对于选择栅的层数不做限制，可包括2层、3层、4层或者更多层，相邻的选择栅之间设置绝缘层以形成电隔离。

在一些实施例中，参照图3g所示，形成覆盖第一沟槽12侧壁显露的选择栅的连接层124，包括：

形成覆盖第一沟槽12侧壁显露的第一选择栅121的侧面以及第二选择栅123的侧面的连接层124。

在一些实施例中，连接层124也可覆盖第一沟槽12侧壁显露的第一绝缘层122的侧面。

示例性的，第一绝缘层122的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅、氧化铝、碳化硅或者无定型碳等。

参照图3a和图3g所示，第一选择栅121相对于第二选择栅123，相对靠近衬底100。第一绝缘层122将第一选择栅121与第二选择栅123电隔离，防止漏电。第一选择栅121和第二选择栅123可以同时做为不同的选择晶体管的控制栅，用以加强对选择晶体管的导通或者关断的控制作用，以此加强对沟道结构150的读写、擦除的控制作用，减少一个选择栅失效后导致沟道结构150失效的风险。

在一些实施例中，三维存储器的源极层利用栅诱导漏极泄漏电流(Gate-InducedDrain Leakage，GIDL)数据擦除方式来进行数据擦除。靠近衬底100或者靠近源极层的第一选择栅121不做为选择晶体管的控制栅，可以用于在执行擦除操作时生成栅诱导漏极泄漏电流辅助体偏压。例如，第一选择栅121周围产生的栅诱导漏极泄漏电流可以生成源极到沟道层151中的空穴电流(即，源极泄漏电流)，以提高擦除操作的体电势。第一选择栅121的组成材料可以包括掺杂的多晶硅，进一步增强栅诱导漏极泄漏电流效应，增强擦除性能。

在一些实施例中，选择栅的组成材料包括掺杂的多晶硅；所述方法还包括：

形成多晶硅层；

对所述多晶硅层掺杂，以形成所述选择栅。

继续参照图3a所示，可先于衬底100上沉积本征多晶硅材料，形成多晶硅层，再对多晶硅层执行掺杂工艺，形成选择栅。例如，可先形成第一多晶硅层，对第一多晶硅层进行掺杂，形成第一选择栅121。在第一选择栅121上形成第一绝缘层122，在第一绝缘层122形成第二多晶硅层，对第二多晶硅层进行掺杂，形成第二选择栅123。

示例性的，掺杂工艺包括但不限于：离子注入工艺、离子扩散工艺或者其任意组合。掺杂粒子包括但不限于：磷粒子、砷粒子或者锑粒子等。

在一些实施例中，参照图3a所示，在形成选择栅结构120之前，所述方法还包括：在衬底100上形成阻挡层110；

在衬底100上形成选择栅结构120，包括：在阻挡层110上形成选择栅结构120。

参照图3a所示，可在选择栅结构120与衬底100之间可形成阻挡层110。参照图3b所示，对选择栅结构120执行刻蚀工艺形成第一沟槽12，第一沟槽12的底部显露阻挡层110。形成第一沟槽12的刻蚀工艺对选择栅结构120的刻蚀速率，大于该刻蚀工艺对阻挡层110的刻蚀速率，或者该刻蚀工艺对阻挡层110基本不造成刻蚀。阻挡层110可以用于形成第一沟槽12过程中的刻蚀停止层，防止过刻蚀造成衬底100的损伤。

示例性的，阻挡层110的组成材料包括但不限于：多晶硅、单晶硅、非晶硅、钨、氮化钛、氧化硅或者氧化铝等。阻挡层110可以是单个材料层，也可以是包含多个材料子层的多层材料层。阻挡层110可包括绝缘材料构成的材料子层，以电绝缘选择栅结构120与衬底100，减少选择栅与衬底100短路而引起存储器的失效。例如，本公开实施例中的阻挡层110可包括多晶硅子层与氧化硅子层，氧化硅子层可位于多晶硅子层与选择栅结构120之间。

在一些实施例中，形成栅极层堆叠结构的步骤包括：

参照图4a所示，在包括第一选择栅切线125的选择栅结构120上形成叠层结构140；其中，叠层结构140包括交替层叠设置的栅极牺牲层142和第二绝缘层141；

参照图4b所示，形成贯穿叠层结构140和选择栅结构120的第二沟槽17；其中，第二沟槽17的底部暴露阻挡层110；

参照图4c所示，形成覆盖第二沟槽17侧壁显露的选择栅的保护层126；

参照图4d所示，利用刻蚀剂去除栅极牺牲层142，在相邻的第二绝缘层之间形成空隙；其中，刻蚀剂对保护层126的刻蚀速率，小于刻蚀剂对栅极牺牲层142的刻蚀速率；

以导电材料填充空隙，以形成栅极层143。

示例性的，栅极牺牲层142的组成材料包括但不限于：氮化硅、氮氧化硅、多晶硅或者单晶硅等。

示例性的，第二绝缘层141的组成材料包括但不限于：氧化硅、氮氧化硅、碳化硅或者无定型碳等。

示例性的，保护层126的组成材料包括但不限于：氧化硅、氮氧化硅、碳化硅或者无定型碳等。

形成第二沟槽17的工艺包括但不限于：干法刻蚀工艺、湿法刻蚀工艺或者其任意组合。阻挡层110在形成第二沟槽17的过程中，作为刻蚀停止层，避免过刻蚀对衬底100造成损伤。

在一些实施例中，结合图3c和图3d所示，选择栅结构120可以包括多条层叠设置的选择栅和第一绝缘层122。参照图3c所示，通过执行平坦化工艺去除选择栅结构120表面的电介质材料以形成如图3d所示的第一选择栅切线125时，可以去除选择栅结构120顶部的第一绝缘层122，以显露出第二选择栅123。在该实施例中，参照图4a所示，形成叠层结构140时，从第二绝缘层141开始堆叠，通过第二绝缘层141来电隔离叠层结构140和选择栅结构120。

在一些实施例中，参照图3c所示，执行平坦化工艺时保留选择栅结构顶部的第一绝缘层122，用以电隔离选择栅结构120和叠层结构140。参照图4a所示，形成叠层结构140时，从栅极牺牲层142开始堆叠，可以减少堆叠步骤。

选择栅结构120也可作为第二沟槽17形成过程中的刻蚀缓冲层，用于调节第二沟槽17的深度。例如，选择栅结构120包括有多个选择栅，选择栅的组成材料为多晶硅，相邻的选择栅之间设置有氧化硅绝缘层。叠层结构140由相互层叠设置的氮化硅层与氧化硅层构成。在形成第二沟槽17过程中，通过对刻蚀工艺的刻蚀剂的选择，或者通过对工艺参数(例如，刻蚀压力，刻蚀温度)的调整，使得多晶硅的刻蚀速率小于氮化硅和氧化硅的刻蚀速率，即选择栅结构120的刻蚀速率要小于叠层结构140的刻蚀速率，有利于控制第二沟槽17的刻蚀深度，避免过刻蚀引起缺陷。

在一些实施例中，参照图4c所示，保护层126，可通过氧化第二沟槽17侧壁显露的选择栅端部的方式，将选择栅通过第二沟槽17显露的端部氧化为保护层126。

需要强调的是，执行该氧化的方式后，在如图4c所示的X方向上，未被氧化的选择栅厚度与保护层126的总厚度，与氧化前的选择栅厚度可基本相等或者存在较小偏差。所以，在形成保护层126之前第二沟槽的侧壁形貌，与在形成保护层126后第二沟槽17的侧壁形貌基本相同，即保护层的形成基本不会改变第二沟槽的侧壁形貌，有利于保证第二沟槽17的宽度尺寸不变或宽度尺寸改变很小以至于可以忽略，从而形成的保护层126不会影响刻蚀剂通过第二沟槽17去除栅极牺牲层。

氧化工艺可以为炉管的热氧化，也可为含有氧化剂的湿法氧化。氧化剂包括但不限于：硫酸、硝酸、双氧水或者其任意组合。

参照图4d所示，利用刻蚀剂去除栅极牺牲层142，在相邻的两个第二绝缘层141之间形成空隙，以导电材料填充空隙形成栅极层143。栅极层143作为字线，通过控制字线的电压来实现沟道结构150的读写或者擦除操作。

刻蚀剂对保护层126的刻蚀速率，小于刻蚀剂对栅极牺牲层142的刻蚀速率，保护层126保护第二沟槽17侧壁暴露的选择栅不受刻蚀剂的刻蚀，减少选择栅因刻蚀剂损伤引起器件失效的风险，有利于保证形成的三维存储器的质量较好。

在一些实施例中，参照图4d所示，形成覆盖第二沟槽17侧壁和/或底部的第三绝缘层171，再以导电材料或者绝缘材料填充包括第三绝缘层171的第二沟槽17，形成芯部172。导电的芯部172可以作为三维存储器的共源极，绝缘的芯部172可以作为支撑结构，用以对三维存储器的支撑。

在一些实施例中，结合图4e和4f所示，所述方法包括：

在衬底100和所述阻挡层110之间形成隔离层130；

形成贯穿叠层结构140、选择栅结构120以及阻挡层110，并延伸至隔离层130中的沟道结构150；其中，沟道结构150的底部位于隔离层130中。

示例性的，隔离层130的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅或者多晶硅等。

可以理解的是，隔离层130可以是单一的材料层，也可包括不同子层。例如，本公开实施例中，隔离层130可以包括氧化硅子层131，多晶硅子层132和氧化硅子层133。隔离层130以多个子层的方式形成，有利于提高隔离层130的厚度，减少一步形成较大厚度的隔离层130产生的空隙缺陷。

参照图4e所示，形成贯穿叠层结构140、选择栅结构120以及阻挡层110，并延伸至隔离层130中的沟道孔15。

参照图4f所示，形成覆盖沟道孔15侧壁的功能层152，形成覆盖功能层152的沟道层151。沟道层151组成材料包括多晶硅。沿着沟道结构150的径向，功能层152包括阻挡子层155、存储子层154和隧穿子层153。其中阻挡子层155可以包括氧化硅、氮氧化硅、高介电质或其任何组合。存储子层154可以包括氮化硅、氮氧化硅、硅或其任意组合。隧穿子层153可以包括氧化硅、氮氧化硅或其任意组合。在本公开实施例中，功能层152的组合为氧化硅/氮化硅/氧化硅(ONO)的复合层。

在一些实施例中，隧穿子层153位于沟道层151和存储子层154之间。存储子层154又称为电荷俘获子层，电荷俘获子层中的电荷的存储或是移除决定了半导体通道的开关状态。电荷在存储子层154和沟道层151之间通过隧穿子层153的隧穿效应进行移动实现沟道层151的导通与否，再通过编程实现存储与擦除。而且，存储子层154可以存储电荷，当存储器断电后，电子被存储在存储子层154中而不会丢失。阻挡子层155位于存储子层154与栅极层143之间，起到绝缘隔离作用，在存储器断电时，阻挡存储子层154中的电荷向栅极层143运动，防止数据丢失。

在一些实施例中，参照图4b所示，所述方法还包括：形成贯穿叠层结构140、选择栅结构120以及阻挡层110，并延伸至隔离层130中的虚拟沟道结构160；其中，虚拟沟道结构160的底部位于隔离层130中，虚拟沟道结构160的底部与沟道结构150的底部基本平齐。

可在形成沟道孔时同时形成虚拟沟道孔，可使虚拟沟道孔与沟道孔共用一张光照掩膜版，以降低制作成本。虚拟沟道孔中可填充绝缘材料以形成虚拟沟道结构160，提供支撑作用。

在一些实施例中，虚拟沟道结构160在去除栅极牺牲层142之前形成。参照图4c和图4d所示，利用刻蚀剂去除栅极牺牲层142后，在相邻的两个第二绝缘层141之间形成空隙时，虚拟沟道结构160可以对层叠的第二绝缘层141进行支撑，防止第二绝缘层141因为缺少栅极牺牲层142的支撑而引起变形或者坍塌，提高存储器的稳定性。

结合图4d和图3e所示，图4d可以是图3e沿Y方向和X方向的剖视图的局部结构图。三维存储器的阵列区可包括核心区和台阶区，台阶区可位于核心区的一端。沟道结构150形成于核心区用于数据存储，虚拟沟道结构160可形成于台阶区，用于对三维存储器提供支撑。

相关技术中，沟道结构150以及虚拟沟道结构160的底部需要延伸到衬底100中，与衬底100中的阵列共源极进行电连接。然而在沟道结构150和虚拟沟道结构160的深孔刻蚀工艺中，会对衬底100进行过刻蚀，容易贯穿衬底100。

本公开的实施例中，设置隔离层130覆盖衬底100，沟道结构150和虚拟沟道结构160延伸至隔离层130中。相较于衬底100的固定厚度(例如，650微米至750微米)，隔离层130可以通过沉积工艺进行厚度调整，提供足够的厚度，以减少过刻蚀造成衬底100被贯穿的风险。足够厚度的隔离层130，有利于深孔刻蚀工艺窗口的扩大，有利于调整沟道结构150的底部以及虚拟沟道结构160的底部在隔离层130中基本平齐。

在一些实施例中，沟道结构150的底部以及虚拟沟道结构160的底部位于隔离层130中，沟道结构150的底部与虚拟沟道结构160的底部基本平齐。通过调整沟道结构150以及虚拟沟道结构160的深孔刻蚀工艺的工艺参数(例如，刻蚀温度、刻蚀压力、刻蚀时间)来调节沟道结构150以及虚拟沟道结构160延伸至隔离层130的深度，以达到沟道结构150以及虚拟沟道结构160底部的基本平齐。

在一些实施例中，可以通过使得沟道结构150的底部与虚拟沟道结构160的底部平齐，以此来平衡存储器内部的应力分布。

在一些实施例中，可以去除衬底100和隔离层130，暴露出沟道结构150的底部与虚拟沟道结构160的底部，再去除沟道结构150底部的功能层152以暴露出沟道层151，再沉积导电材料覆盖沟道结构150底部的沟道层151以及虚拟沟道结构160底部。导电材料与沟道结构150的沟道层151电连接，可作为阵列共源极为沟道结构150供电。沟道结构150的底部与虚拟沟道结构的底部相平齐，有利于衬底100、隔离层130去除工艺以及导电材料沉积工艺的工艺窗口扩大。

在一些实施例中，所述方法还包括：参照图3b至图3d所示，形成贯穿选择栅结构120的第三沟槽14，第三沟槽14与第一沟槽12具有不同的延伸方向；其中，第三沟槽14的底部显露阻挡层110；

以电介质材料填充第三沟槽14，形成贯穿选择栅结构120的第二选择栅切线127；

图5是图3e沿Y方向和X方向的剖视图的结构图，参照图5和图3e所示，形成贯穿第二选择栅切线127，并延伸至阻挡层110中的导电柱180。

在一些实施例中，第三沟槽14的形成方法可与第一沟槽12的形成方法相同，第二选择栅切线127的形成方法可与第一选择栅切线125的方法相同，并且形成覆盖第三沟槽侧壁显露的选择栅的连接层124，以降低选择栅与第二选择栅切线127的接触电阻。

3D NAND架构中，可通过设置穿过阵列区的导电柱180，用以实现阵列区与CMOS控制电路之间的信号交换。第二选择栅切线127，可用于选择栅结构120与导电柱180的电隔离，防止漏电，提高存储器的稳定性。

在一些实施例中，在晶圆键合工艺中，导电柱180也可以用于电连接存储晶圆中的阵列区与控制电路晶圆，以实现存储晶圆和控制电路晶圆之间的信号交换。

示例性的，导电柱180的组成材料包括但不限于：钨、镍、铜、金、银、铝或者钛等。

在一些实施例中，结合图3d和图3e所示，第一选择栅切线125和第二选择栅切线127沿平行于衬底100的方向延伸，第二选择栅切线127垂直于第一选择栅切线125。

第一选择栅切线125可形成于三维存储器的核心区，第二选择栅切线127可形成于三维存储器的外围区。第一选择栅切线125可沿着Y方向延伸，第二选择栅切线127可沿着垂直于Y方向的X方向延伸。

在一些实施例中，沟道结构150包括沟道层151和围绕沟道层151的功能层152；所述方法还包括：

参照图6a至图6c所示，去除衬底100和隔离层130，以暴露沟道结构150位于隔离层130中的第一端部156，

参照图6d所示，去除沟道结构150第一端部156的功能层152，以暴露沟道结构150第一端部156的沟道层151；

参照图6e所示，形成覆盖沟道结构150第一端部156的第一导电层200，第一导电层200与沟道结构150的沟道层151电连接。

示例性的，去除衬底100工艺包括但不限于：干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺或者其任意组合。

参照图6a至图6d所示，去除衬底100和隔离层130后，还可暴露出虚拟沟道结构160位于隔离层130中的第二端部161。图6e中，第一导电层200还覆盖虚拟沟道结构160的第二端部161。

在去除衬底100、隔离层130以及第一端部显露的功能层152的过程中，阻挡层110作为刻蚀停止层，保护选择栅结构120不受刻蚀工艺的损伤，减少器件失效风险。阻挡层110电隔离选择栅结构120与第一导电层200，减少选择栅与第一导电层200短路引起的存储器失效。

在一些实施例中，参照图6e所示，沿着Z轴的负方向，在阻挡层110的表面沉积导电材料，形成覆盖第二端部161、第一端部156显露的沟道层151以及阻挡层110的第一导电层200，第一导电层200与沟道层151电连接。

示例性的，第一导电层200的组成材料包括但不限于：单晶硅，多晶硅或者非晶硅等。

在一些实施例中，第一导电层200选用多晶硅材料，可对多晶硅进行离子掺杂，增强导电性的同时减少应力。掺杂离子包括但不限于：磷、砷或者锑等。第一导电层200可作为阵列区共源极，为沟道结构150供电。

在一些实施例中，参照图7a所示，所述方法包括：沿垂直于第一导电层200的Z方向，刻蚀形成贯穿第一导电层200的第一接触孔21，从第一接触孔21底部暴露导电柱180。

参照图7b所示，形成覆盖接触孔侧壁以及第一导电层200的第四绝缘层210；

参照图7c所示，刻蚀形成贯穿第四绝缘层210的第二接触孔22；从第二接触孔22的底部暴露第一导电层200；

参照图7d所示，以导电材料填充第一接触孔21、第二接触孔22，并覆盖第四绝缘层210，以形成导电材料层；

刻蚀形成贯穿导电材料层的第四沟槽23，将导电材料层分成断开的两部分，以形成第二导电层220和第三导电层230。

第二导电层220可通过第一接触孔21与导电柱180电连接，第三导电层230可通过第二接触孔22与第一导电层200电连接。第二导电层220和第三导电层230不形成电连接，可分别将导电柱180和第一导电层200的电信号引出，与控制电路或者封装结构进行信号交互。

示例性的，第四绝缘层210的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅、氧化铝、碳化硅或者无定型碳等。

示例性的，第二导电层220和第三导电层230的组成材料包括但不限于：铜、镍、铝、钨、金、银或者钛等。

在一些实施例中，参照图7d所示，所述方法包括：在第二导电层220上形成第三接触孔24，填充第三接触孔24，还可形成第四导电层和/或者导电插塞，与第二导电层220进行电连接，将第二导电层220的电信号引出，与控制电路或者封装结构进行电信号交互。

参照图3e和图7d所示，本公开实施例还提供一种三维存储器，包括：

第一导电层200，所述第一导电层200具有相对的第一表面和第二表面；

选择栅结构120，依次层叠设置于第一导电层200的第一表面上；其中，选择栅结构120与第一导电层200电绝缘，选择栅结构120包括至少一层选择栅；

第一选择栅切线125，贯穿选择栅结构120；

栅极层堆叠结构，位于选择栅结构120之上；贯穿栅极层堆叠结构、选择栅结构120以及阻挡层110，并延伸至第一导电层200中的沟道结构150；

贯穿栅极层堆叠结构、选择栅结构120的至少两个栅缝隙结构170；

其中，相邻的栅缝隙结构170之间具有至少两个第一选择栅切线125。

示例性的，第一导电层200的组成材料包括但不限于：单晶硅，多晶硅或者非晶硅等。

在一些实施例中，第一导电层200选用多晶硅材料，可对多晶硅进行离子掺杂，增强导电性的同时减少应力。掺杂离子包括但不限于：磷、砷或者锑等。第一导电层200可作为阵列共源极，为沟道结构150供电。

可以理解的是，选择栅结构120可以包括多个导电的选择栅，相邻的选择栅之间通过设置绝缘层来实现电隔离。形成多个导电的选择栅，有利于增加对选择晶体管的导通或关断的控制作用，降低单个选择栅失效而引起的器件失效。

在一些实施例中，设置多个选择栅，靠近第一导电层200的选择栅不用于控制选择晶体管导通或者关断的作用，而是用于擦除操作中产生栅诱导漏极泄漏电流，提高擦除操作体电势。

参照图3e所示，相邻的两条栅缝隙结构170之间具有至少两个绝缘的第一选择栅切线125，第一选择栅切线125的沿伸方向可以同栅缝隙结构170的延伸方向相同。多个第一选择栅切线可以将存储器的核心区划分为更多的指存储块，实现更为精细的控制，提高读写、擦除的操作效率。

可以理解的是，根据三维存储器的设计需求，可以设置更多的栅缝隙结构170以及更多的第一选择栅切线125。

参照图7d所示，栅极层堆叠结构包括交替层叠设置的栅极层143和第二绝缘层141。栅极层143作为字线，通过控制字线的电压实现沟道结构150的读写或者擦除操作。栅极层143的组成材料包括但不限于：多晶硅、钨、镍、铜、金、银、铝或者钛等。栅极层143的层叠层数包括但不限于：32、64、96、128或者196等，本公开实施例对此不作限制。

参照图7d所示，沿沟道结构150的径向，沟道结构150包括：导电的沟道层151以及围绕沟道层151的绝缘的功能层152。沟道结构150还包括位于第一导电层200中的第一端部，第一端部的沟道层151与第一导电层200电连接。相较于相关技术，本公开实施例在相邻的两条栅缝隙结构之间设置至少两条绝缘的第一选择栅切线，将存储器划分为更多的指存储块，从而实现对存储器更为精细的读写、擦除操作控制，提高操作效率，减少编程干扰，提高存储器稳定性。

在一些实施例中，至少两个所述第一选择栅切线125沿平行于第一导电层200的方向并列排布。

参照图3e所示，多个第一选择栅切线125沿Y方向并列排布，第一选择栅切线125的个数可包括：2个，3个，4个或者更多。

在一些实施例中，参照图7d所示，所述三维存储器还包括：

连接层124，位于第一选择栅切线125与选择栅之间，以降低选择栅与第一选择栅切线125的接触电阻。

示例性的，连接层124的组成材料包括但不限于：硅化钨、硅化钛、硅化锆、硅化钽、硅化钯、硅化钴或者硅化铂等。

连接层124可以为硅化物，不仅可以降低选择栅与第一选择栅切线125的接触电阻，而且还具有良好的抗氧化作用，保护选择栅在制作过程中不被氧化，提高存储器的稳定性。连接层124还可以减少选择栅侧面因刻蚀导致的表面缺陷，提高选择栅侧面的平坦度，减少尖端放电现象发生，提高存储器稳定性。

在一些实施例中，参照图7d所示，选择栅结构120包括：层叠设置的第一选择栅121、第一绝缘层122以及第二选择栅123；

连接层124，至少一部分位于第一选择栅121与第一选择栅切线125之间，至少另一部分位于第二选择栅123与第一选择栅切线125之间。

连接层124可以只覆盖第一选择栅121和第二选择栅123，连接层124也可同时覆盖第一选择栅121、第一绝缘层122以及第二选择栅123。

第一选择栅121位于相对于第二选择栅123，相对靠近第一导电层200的一侧，第一绝缘层122将第一选择栅121与第二选择栅123电隔离，防止漏电。第一选择栅121和第二选择栅123可以同时做为不同的选择晶体管的控制栅极，用以加强对选择晶体管的导通或者关断的控制作用，以此加强对沟道结构150的读写、擦除的控制作用，减少一个选择栅失效后导致沟道结构150失效的风险。

在一些实施例中，第一选择栅121，可以用于在执行擦除操作时生成栅诱导漏极泄漏电流辅助体偏压。例如，第一选择栅121周围产生的栅诱导漏极泄漏电流可以生成源极到沟道层151中的空穴电流(即，源极泄漏电流)，以提高擦除操作的体电势。

在一些实施例中，连接层124的组成材料包括硅化物。

在一些实施例中，选择栅的组成材料包括掺杂的多晶硅。

第一选择栅121和第二选择栅123可以包括掺杂的多晶硅，，以增强栅诱导漏极泄漏电流效应。掺杂元素包括但不限于：磷、砷或者锑等。

示例性的，连接层124的组成材料包括但不限于：硅化钨、硅化钛、硅化锆、硅化钽、硅化钯、硅化钴或者硅化铂等。

当选择栅位掺杂的多晶硅材料时，可以通过物理气相沉积或者金属溅射工艺等工艺，将金属沉积到第一沟槽12侧壁显露的选择栅侧面上，执行热处理工艺，在选择栅的侧面上形成具有金属硅化物的连接层124，以降低选择栅与第一选择栅切线125的接触电阻。

在一些实施例中，三维存储器还包括：

阻挡层110，位于第一导电层200和选择栅结构120之间。

示例性的，阻挡层110的组成材料包括但不限于：多晶硅、单晶硅、非晶硅、钨、氮化钛、氧化硅或者氧化铝等。阻挡层110位于第一导电层200与选择栅结构120之间，以此电隔离第一导电层200与选择栅结构120，防止漏电。阻挡层110可以是单个材料层，也可以包括多个材料子层。例如，阻挡层110可以包括多晶硅子层与氧化硅子层，以加强对第一导电层200与选择栅结构120的电隔离性能。

在一些实施例中，三维存储器还包括：

虚拟沟道结构160，贯穿栅极层堆叠结构、选择栅结构120，并延伸至第一导电层200中。

虚拟沟道结构160不与第一导电层200电连接，虚拟沟道结构160可由绝缘材料形成，用于对三维存储器的支撑。

在一些实施例中，参照图3e和图7d所示，

三维存储器还包括：

第二选择栅切线127，贯穿选择栅结构120，

导电柱180，导电柱180贯穿第二选择栅切线127，并延伸至阻挡层110中。

3D NAND架构中，可通过设置穿过阵列区的导电柱180，用以阵列区与CMOS控制电路之间的信号交换。第二选择栅切线127，可用于选择栅结构120与导电柱180的电隔离，防止漏电，提高存储器的稳定性。

在一些实施例中，在晶圆键合工艺中，导电柱180也可以用于电连接存储晶圆中的阵列区与控制电路晶圆，以实现存储晶圆和控制电路晶圆之间的信号交换。

在一些实施例中，参照图3e所示，第一选择栅切线125和第二选择栅切线127沿平行于第一导电层200的方向延伸，第二选择栅切线127垂直于第一选择栅切线125。

第一选择栅切线125可沿着Y方向延伸，第二选择栅切线127可沿着垂直于Y方向的X方向延伸。

在一些实施例中，参照图7d所示，三维存储器包括：位于第一导电层200的第二表面的第四绝缘层210，覆盖第四绝缘层210的第二导电层220和第三导电层230；第二导电层220与第三导电层230之间通过第四沟槽23互相绝缘；

第二导电层220包括贯穿第一导电层200，并与导电柱180电连接的的第一导电插塞221；

第三导电层230包括贯穿第四绝缘层210，并与第一导电层200电连接的第二导电插塞222。

第二导电层220和第三导电层230不形成电连接，可分别将导电柱180和第一导电层200的电信号引出，与控制电路或者封装结构进行信号交互。

在一些实施例中，参照图7d所示，三维存储器包括：

形成于第二导电层220上的第三接触孔24，基于第三接触孔24，还可设置第四导电层和/或者导电插塞，与第二导电层220进行电连接，将第二导电层的电信号引出，与控制电路或者封装结构进行电信号交互。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。