显示面板

本申请要求于2021年9月7日提交的第10-2021-0119314号的韩国专利申请的优先权以及从中获得的所有权益，所述韩国专利申请的整个内容通过引用并入本文中。

技术领域

本文中所描述的本发明的实施例涉及一种柔性显示面板。

背景技术

显示装置包括显示面板，并且所述显示面板包括发光元件以及用于控制施加到发光元件的电信号的晶体管。为了准确地控制发光元件发光的程度，增大了电连接到一个发光元件的晶体管的数量，并且还增大了将电信号传输到晶体管的布线的数量。因此，需要一种用于改善显示面板的设计集成和制造效率的方法。

发明内容

本发明的实施例提供了一种具有改善的制造效率和改善的集成度的显示面板。

在实施例中，显示面板包括：基体层，包括边界区域和像素区域；像素电路，与像素区域重叠；多个绝缘层，至少包括第一绝缘层并且在多个绝缘层中限定了与边界区域重叠的开口；第一信号线，设置在第一绝缘层上并与边界区域和像素区域重叠；有机层，包括填充开口的第一部分；以及发光元件，设置在多个绝缘层上并且电连接到像素电路。开口包括：第一区域，与第一信号线重叠并且具有第一深度；以及第二区域，具有大于第一深度的第二深度。

在实施例中，多个绝缘层可以进一步包括设置在第一绝缘层上的第二绝缘层。显示面板可以进一步包括设置在第二绝缘层上并与边界区域和像素区域重叠的第二信号线。开口可以进一步包括与第二信号线重叠并具有小于第一深度的第三深度的第三区域。

在实施例中，第二区域可以不与第一信号线和第二信号线重叠。

在实施例中，第一信号线和第二信号线可以在第一方向上延伸，并且第一区域和第三区域可以在与第一方向交叉的第二方向上彼此间隔开，第二区域介于第一区域和第三区域之间。

在实施例中，在像素区域中，第二绝缘层可以覆盖第一信号线。

在实施例中，在边界区域中，有机层的面向基体层的表面可以接触第一信号线和第二信号线。

在实施例中，显示面板可以进一步包括设置在基体层上的阻隔层，并且开口可以在第二区域中暴露阻隔层。

在实施例中，在第二区域中，阻隔层可以接触有机层。

在实施例中，像素电路可以包括：第一晶体管，包括第一源极区域、第一漏极区域、第一沟道区域以及第一栅极；以及第二晶体管，包括第二源极区域、第二漏极区域、与第一沟道区域设置在不同的层中的第二沟道区域以及与第一栅极设置在不同的层中的第二栅极。第一信号线可以与第一栅极或第二栅极设置在相同的层中。

在实施例中，第二晶体管可以进一步包括与第二栅极电连接并设置在与第一栅极和第二栅极不同的层中的第三栅极。

在实施例中，第一晶体管可以是硅晶体管，并且第二晶体管可以是氧化物晶体管。

在实施例中，边界区域可以包括：第一边界区域，在第一方向上延伸；以及第二边界区域，在与第一方向交叉的第二方向上延伸，并且第一信号线可以在第一方向上延伸。

在实施例中，多个绝缘层可以进一步包括：缓冲层，设置在第一绝缘层之下；第二绝缘层，设置在第一绝缘层上；以及第三绝缘层，设置在第二绝缘层上。第一区域可以穿透第二绝缘层和第三绝缘层，并且第二区域可以穿透缓冲层和第一绝缘层至第三绝缘层。

在实施例中，第一绝缘层可以包括与边界区域重叠的第一绝缘部分。第一开口和第二开口可以限定在第一绝缘层中，第一绝缘部分介于第一开口和第二开口之间。第一开口和第二开口可以构成多个绝缘层的开口的一部分。

在实施例中，多个绝缘层可以进一步包括设置在第一绝缘层上的第二绝缘层。第二绝缘层可以包括与边界区域重叠的第二绝缘部分。第三开口和第四开口可以限定在第二绝缘层中，第二绝缘部分介于第三开口和第四开口之间。第三开口和第四开口可以构成多个绝缘层的开口的一部分。

在实施例中，显示面板可以进一步包括：有机绝缘层，设置在第一部分上；以及最外绝缘层，在多个绝缘层之中距离基体层最远并接触第一部分，并且最外绝缘层和数据线设置在有机绝缘层上。

在实施例中，数据线可以通过被限定为通过有机层的接触孔连接到像素电路。

在实施例中，有机层可以进一步包括从第一部分延伸并与边界区域和像素区域重叠的第二部分。

在实施例中，显示面板可以进一步包括设置在第二部分上的数据线，并且数据线可以通过被限定为通过第二部分的接触孔连接到像素电路。

在实施例中，像素区域可以包括多个像素区域。边界区域可以在平面图中围绕多个像素区域中的每一个。可以在多个像素区域中的每一个中设置一个发光元件、两个发光元件或四个发光元件。

附图说明

通过参考附图详细地描述其实施例，本发明的上述及其它目的和特征将变得显而易见。

图1是显示面板的实施例的平面图。

图2是显示面板的实施例的截面图。

图3A是显示装置的实施例的框图。

图3B是像素的实施例的等效电路图。

图3C示出了用于驱动像素的驱动信号的实施例的波形图。

图4是显示面板的实施例的放大平面图。

图5A是显示面板的实施例的截面图。

图5B是显示面板的实施例的截面图。

图6是像素区域的实施例的平面图。

图7A至图7H是以堆叠顺序示出了像素区域中的组件的实施例的平面图。

图8A是示出了与图6的线I-I'相对应的部分的截面图。

图8B是示出了与图6的线II-II'相对应的部分的截面图。

图8C是示出了显示面板的一部分的实施例的截面图。

图9A是显示面板的实施例的放大平面图。

图9B是显示面板的实施例的放大平面图。

具体实施方式

可以对本发明做出各种变化，并且可以实施本发明的各种实施例。因而，实施例在附图中示出并且在本文中作为示例描述。然而，应当理解的是本发明不应被解释为局限于此并且涵盖落入本发明精神和范围内的所有修改、等效物及替代物。

在本说明书中，当提到组件(或，区域、层、部分等)被称为“在”另一组件“上”、“连接到”或“耦接到”另一组件时，这意味着该组件可以直接在另一组件上、连接到或耦接到另一组件或者第三组件可以存在于它们之间。

相同的附图标记指代相同的组件。另外，在附图中，为了有效地描述，夸大了组件的厚度、比例和尺寸。如本文中所使用的，术语“和/或”包括由相关组件所限定的所有的一个或多个组合。

诸如第一和第二等的术语可以用于描述各种组件，但组件不应受这些术语的限制。这些术语可以仅用于区分一个组件与其它组件。例如，在不脱离本发明的范围的情况下，第一组件可以被称为第二组件，并且类似地，第二组件也可以被称为第一组件。除非另有规定，单数形式的术语可以包括复数形式。

另外，诸如“在……下方”、“在……之下”、“在……上方”以及“在……之上”的术语用于描述附图中所示的组件的关系。这些术语是相对概念并且是基于附图中所示的方向被描述。

应当理解的是诸如“包括”、“包含”和“具有”的术语当在本文中使用时指定存在所述的特征、数量、步骤、操作、组件、部分或其组合，但不排除存在或增加一个或多个其它特征、数量、步骤、操作、组件、部分或其组合。

除非另有定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员通常理解的含义相同的含义。如在常用字典中所定义的此类术语应被解释为具有与其在相关领域的上下文中的含义一致的含义，并且将不得被解释为具有理想化或过于正式的含义，除非在本申请中被明确地定义。

在下文中，将参考附图来描述实施例中的显示面板。

图1是显示面板100的实施例的平面图。图2是显示面板100的实施例的截面图。

参考图1，显示面板100可以包括显示区域100-A和非显示区域100-NA。非显示区域100-NA可以与显示区域100-A相邻并且可以围绕显示区域100-A的至少一部分。像素PX可以设置在显示区域100-A中并且可以不设置在非显示区域100-NA中。数据驱动电路DDC可以设置在非显示区域100-NA的一侧上。

显示区域100-A可以包括由第一方向DR1和第二方向DR2所限定的平面。显示面板100的厚度方向可以平行于作为显示区域100-A的法线方向的第三方向DR3。构成显示面板100的构件的前表面(或，上表面)和后表面(或，下表面)可以相对于第三方向DR3限定。

显示面板100可以是发射显示面板。在实施例中，例如，显示面板100可以是有机发光显示面板、无机发光显示面板、微型发光二极管(“LED”)显示面板或纳米LED显示面板。显示面板100可以是柔性显示面板。尽管未示出，但是显示面板100可以绕着至少一个折叠轴而折叠。折叠区域可以横跨显示区域100-A。

参考图2，显示面板100可以包括基体层110、电路层120、发光元件层130以及封装层140。与图2中所示的不同，功能层可以额外地设置在基体层110、电路层120、发光元件层130以及封装层140之中的彼此相邻的两个层之间。

基体层110可以提供其上设置有电路层120的基体表面。基体层110可以是可以弯曲、折叠或卷曲的柔性基底。基体层110可以是玻璃基底、金属基底或聚合物基底等。然而，在不限于此的情况下，基体层110可以包括无机层、有机层或复合层。

基体层110可以包括多个层。在实施例中，例如，基体层110可以包括第一合成树脂层、具有多层结构或单层结构的无机层以及设置在具有多层结构或单层结构的无机层上的第二合成树脂层。第一合成树脂层和第二合成树脂层中的每一个可以包括聚酰亚胺基树脂，但是没有特别限制。

电路层120可以设置在基体层110上。电路层120可以包括绝缘层、半导体图案、导电图案或信号线等。

发光元件层130可以设置在电路层120上。发光元件层130可以包括发光元件。在实施例中，例如，发光元件可以包括有机发光材料、无机发光材料、有机-无机发光材料、量子点、量子棒、微型LED或纳米LED。

封装层140可以设置在发光元件层130上。在实施例中，封装层140可以保护发光元件层130免受诸如湿气、氧气或灰尘颗粒的外来物质的影响。封装层140可以包括至少一个无机层。封装层140可以包括无机层、有机层和无机层顺序地堆叠的结构。

图3A是显示装置DD的实施例的框图。图3B是像素PXij的实施例的等效电路图。图3C示出了实施例中的用于驱动像素PXij的驱动信号的实施例的波形图。

显示装置DD可以包括时序控制器TC、扫描驱动电路SDC、数据驱动电路DDC以及显示面板100。时序控制器TC、扫描驱动电路SDC和数据驱动电路DDC中的至少一个可以以驱动集成电路(“IC”)的形式提供，或者可以直接形成于或设置在显示面板100上。

时序控制器TC可以接收输入图像信号并且可以通过根据与扫描驱动电路SDC的接口的规范来转换输入图像信号的数据格式而产生图像数据D-RGB。时序控制器TC可以输出图像数据D-RGB和各种控制信号DCS和SCS。

扫描驱动电路SDC可以接收来自时序控制器TC的扫描控制信号SCS。扫描控制信号SCS可以包括开始扫描驱动电路SDC的操作的垂直开始信号以及确定输出信号的时间的时钟信号。扫描驱动电路SDC可以产生多个扫描信号并且可以顺序地将扫描信号输出到相对应的扫描线SL1至SLn、GL1至GLn以及HL1至HLn。在这里，n可以是正整数。此外，扫描驱动电路SDC可以响应于扫描控制信号SCS产生多个发射控制信号并且可以将发射控制信号输出到相对应的发射线EL1至ELn。

在图3A中，多个扫描信号和多个发射控制信号被示为从一个扫描驱动电路SDC输出。然而，本发明不局限于此。在实施例中，例如，可以提供多个扫描驱动电路。多个扫描驱动电路可以分别产生并输出扫描信号并且可以分别产生并输出多个发射控制信号。此外，用于产生并输出多个扫描信号的驱动电路以及用于产生并输出多个发射控制信号的驱动电路可以彼此区分开。

数据驱动电路DDC可以接收来自时序控制器TC的数据控制信号DCS和图像数据D-RGB。数据驱动电路DDC可以将图像数据D-RGB转换为数据信号并且可以将数据信号输出到下面将描述的多个数据线DL1至DLm。在这里，m可以是正整数。数据信号可以是与图像数据D-RGB的灰度值相对应的模拟电压。

显示面板100可以包括多组信号线。当多组信号线中的一组被限定为第一信号线时，另一组可以被限定为第二信号线，并且另一组可以被限定为第三信号线。在下文中，为了区分多组信号线，限定了信号线的名称。

多组信号线可以包括第一组的扫描线SL1、SL2、SL3、……和SLn、第二组的扫描线GL1、GL2、GL3、……和GLn、第三组的扫描线HL1、HL2、HL3、……和HLn、发射线EL1、EL2、EL3、……和ELn、数据线DL1、DL2、……和DLm、第一电压线PL、第二电压线VL1以及第三电压线VL2。第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn以及发射线EL1至ELn可以在第一方向DR1上延伸并且可以在与第一方向DR1交叉的第二方向DR2上布置。多个数据线DL1至DLm可以绝缘地与第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn以及发射线EL1至ELn交叉。

第一电压线PL、第二电压线VL1以及第三电压线VL2中的每一个可以包括在第一方向DR1上延伸的组件和在第二方向DR2上延伸的组件中的至少一个。第一电压线PL、第二电压线VL1以及第三电压线VL2中的每一个可以包括在第一方向DR1上延伸的组件以及在第二方向DR2上延伸的组件。可以独立地设计第一电压线PL、第二电压线VL1以及第三电压线VL2的结构和形状。

多个像素PX中的每一个可以电连接到上述信号线之中的相对应的信号线。像素PX与信号线之间的连接关系可以根据像素PX的驱动电路的配置而改变。

第一电压线PL可以接收第一电源电压ELVDD。可以向显示面板100施加第二电源电压ELVSS。第二电源电压ELVSS可以具有比第一电源电压ELVDD的电平低的电平。

第二电压线VL1可以接收第一初始化电压Vint。第一初始化电压Vint可以具有比第一电源电压ELVDD的电平低的电平。第三电压线VL2可以接收第二初始化电压VAint。第二初始化电压VAint可以具有比第一电源电压ELVDD的电平低的电平。第一初始化电压Vint和第二初始化电压VAint可以是具有预定电平的偏置电压。第一初始化电压Vint和第二初始化电压VAint可以具有不同的电平。第二初始化电压VAint可以具有比第一初始化电压Vint的电平低的电平。

多个像素PX可以包括产生具有不同颜色的光的多个组。在实施例中，例如，多个像素PX可以包括产生红色光的红色像素、产生绿色光的绿色像素以及产生蓝色光的蓝色像素。红色像素的发光元件、绿色像素的发光元件以及蓝色像素的发光元件可以包括包含不同材料的发射层。

图3B示出了连接到第一组的扫描线SL1至SLn之中的第一组的第i条扫描线SLi并连接到多个数据线DL1至DLm之中的第j条数据线DLj的像素PXij。也就是说，i可以是等于或小于n的正整数，并且j可以是等于或小于m的正整数。像素PXij可以包括像素驱动电路PC(在下文中也被称为像素电路PC)和发光元件LD。

在实施例中，像素电路PC可以包括第一晶体管T1至第七晶体管T7以及电容器Cst。第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7可以是P型晶体管，并且第三晶体管T3和第四晶体管T4可以是N型晶体管。然而，无需局限于此，第一晶体管T1至第七晶体管T7可以用P型晶体管和N型晶体管中的一个来实现。

在下文中，N型晶体管的输入区域(或，输入电极)将被描述为漏极(或，漏极区域)，P型晶体管的输入区域(或，输入电极)将被描述为源极(或，源极区域)，N型晶体管的输出区域(或，输出电极)将被描述为源极(或，源极区域)，并且P型晶体管的输出区域(或，输出电极)将被描述为漏极(或，漏极区域)。可以省略第一晶体管T1至第七晶体管T7中的至少一个。

第一晶体管T1可以是驱动晶体管，并且第二晶体管T2可以是开关晶体管。电容器Cst可以电连接在接收第一电源电压ELVDD的第一电压线PL与参考节点RN之间。电容器Cst可以包括电连接到参考节点RN的第一电极CE10以及电连接到第一电压线PL的第二电极CE20。

第一晶体管T1可以电连接在第一电压线PL与发光元件LD的一个电极(例如阳极)之间。第一晶体管T1的源极S1可以与第一电压线PL电连接。本文中所使用的表述“电连接在晶体管与信号线之间或晶体管与晶体管之间”可以意味着晶体管的源极、漏极以及栅极具有与信号线一体的形状或通过连接电极与信号线连接。另一晶体管可以设置或可以不设置在第一晶体管T1的源极S1与第一电压线PL之间。

第一晶体管T1的漏极D1可以与发光元件LD的阳极电连接。另一晶体管可以设置或可以不设置在第一晶体管T1的漏极D1与发光元件LD的阳极之间。第一晶体管T1的栅极G1可以电连接到参考节点RN。

第二晶体管T2可以电连接在第j条数据线DLj与第一晶体管T1的源极S1之间。第二晶体管T2的源极S2可以电连接到第j条数据线DLj，并且第二晶体管T2的漏极D2可以电连接到第一晶体管T1的源极S1。第二晶体管T2的栅极G2可以电连接到第一组的第i条扫描线SLi。

第三晶体管T3可以电连接在参考节点RN与第一晶体管T1的漏极D1之间。第三晶体管T3的漏极D3可以电连接到第一晶体管T1的漏极D1，并且第三晶体管T3的源极S3可以电连接到参考节点RN。第三晶体管T3的栅极G3-1和G3-2可以电连接到第二组的第i条扫描线GLi。第三晶体管T3被示为包括多个栅极。然而，无需局限于此，第三晶体管T3可以仅包括一个栅极。

第四晶体管T4可以电连接在参考节点RN与第二电压线VL1之间。第四晶体管T4的漏极D4可以电连接到参考节点RN，并且第四晶体管T4的源极S4可以电连接到第二电压线VL1。第四晶体管T4的栅极G4-1和G4-2可以电连接到第三组的第i条扫描线HLi。第四晶体管T4被示为包括多个栅极。然而，无需局限于此，第四晶体管T4可以仅包括一个栅极。

第五晶体管T5可以电连接在第一电压线PL与第一晶体管T1的源极S1之间。第五晶体管T5的源极S5可以电连接到第一电压线PL，并且第五晶体管T5的漏极D5可以电连接到第一晶体管T1的源极S1。第五晶体管T5的栅极G5可以电连接到第i条发射线ELi。

第六晶体管T6可以电连接在第一晶体管T1的漏极D1与发光元件LD之间。第六晶体管T6的源极S6可以电连接到第一晶体管T1的漏极D1，并且第六晶体管T6的漏极D6可以电连接到发光元件LD的阳极。第六晶体管T6的栅极G6可以电连接到第i条发射线ELi。在替代实施例中，第六晶体管T6的栅极G6可以与第五晶体管T5的栅极G5连接到不同的信号线。

第七晶体管T7可以电连接在第六晶体管T6的漏极D6与第三电压线VL2之间。第七晶体管T7的源极S7可以电连接到第六晶体管T6的漏极D6，并且第七晶体管T7的漏极D7可以电连接到第三电压线VL2。第七晶体管T7的栅极G7可以电连接到第一组的第(i+1)条扫描线SLi+1。

将参考图3B和图3C更详细地描述像素PXij的操作。在图3A中的显示装置DD可以在每帧周期显示图像。在每个帧周期期间，可以顺序地扫描第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn以及发射线EL1至ELn的信号线。图3C示出了任一帧周期的一部分。

参考图3B和图3C，信号EMi、GIi、GWi、GCi和GWi+1中的每一个在部分周期期间可以具有高电平V-HIGH并且在部分周期期间可以具有低电平V-LOW。当相对应的信号具有高电平V-HIGH时，N型晶体管可以导通，并且当相对应的信号具有低电平V-LOW时，P型晶体管可以导通。

当发射控制信号EMi具有高电平V-HIGH时，第五晶体管T5和第六晶体管T6可以截止。当第五晶体管T5和第六晶体管T6截止时，在第一电压线PL与发光元件LD之间可能未限定电流路径。因此，相对应的周期可以被限定为非发射周期。

当施加到第三组的第i条扫描线HLi的扫描信号GIi具有高电平V-HIGH时，第四晶体管T4可以导通。当第四晶体管T4导通时，参考节点RN可以由第一初始化电压Vint初始化。当施加到第一组的第i条扫描线SLi的扫描信号GWi具有低电平V-LOW并且施加到第二组的第i条扫描线GLi的扫描信号GCi具有高电平V-HIGH时，第二晶体管T2和第三晶体管T3可以导通。

因为参考节点RN被初始化为第一初始化电压Vint，因此第一晶体管T1可以处于导通状态。当第一晶体管T1导通时，可以向参考节点RN提供与数据信号Dj(参考图3B)相对应的电压。此时，电容器Cst可以存储与数据信号Dj相对应的电压。与数据信号Dj相对应的电压可以是从数据信号Dj减少第一晶体管T1的阈值电压(Vth)的电压。

当施加到第一组的第(i+1)条扫描线SLi+1的扫描信号GWi+1具有低电平V-LOW时，第七晶体管T7可以导通。当第七晶体管T7导通时，发光元件LD的阳极可以被初始化为第二初始化电压VAint。发光元件LD的寄生电容器可以放电。

当发射控制信号EMi具有低电平V-LOW时，第五晶体管T5和第六晶体管T6可以导通。当第五晶体管T5导通时，可以向第一晶体管T1提供第一电源电压ELVDD。当第六晶体管T6导通时，第一晶体管T1和发光元件LD可以电连接。发光元件LD可以产生具有与所提供的电流I

图4是显示面板100(参考图1)的实施例的放大平面图。更具体地，图4示出了显示面板100的显示区域100-A的实施例的放大平面图。图5A和图5B是显示面板100的实施例的截面图。

图4示出了两个像素行PLX

第(i-1)个像素行PLX

显示区域100-A可以包括多个像素区域PA以及在多个像素区域PA之间的边界区域BA。边界区域BA可以被设置成与多个像素区域PA中的每一个的至少一部分相邻。第一彩色像素PX1、第二彩色像素PX2以及第三彩色像素PX3之中彼此相邻的两个彩色像素可以被边界区域BA围绕。边界区域BA可以包括在第一方向DR1上延伸的第一边界区域BA1以及在第二方向DR2上延伸的第二边界区域BA2。

第一彩色像素PX1、第二彩色像素PX2以及第三彩色像素PX3的像素电路PC1、PC2和PC3可以设置在多个像素区域PA中。像素电路PC1、PC2和PC3中的每一个可以与上面参考图3B所描述的像素电路PC相同。尽管图4示出了像素电路PC1、PC2和PC3与像素区域PA基本上一致的实施例，但是本发明不局限于此。

像素区域PA可以被限定为显示区域100-A中的边界区域BA以外的区域。边界区域BA可以由下面将描述的开口BA-OP(参考图5A)限定，并且与开口BA-OP不重叠的显示区域100-A可以对应于像素区域PA。

在图5A和图5B中，示出了第一发光元件LD1以及第一像素电路PC1(参考图4)的硅晶体管S-TFT和氧化物晶体管O-TFT。在图3B中所示的等效电路图中，第三晶体管T3和第四晶体管T4可以是氧化物晶体管O-TFT，并且其余晶体管T1、T2、T5、T6和T7可以是硅晶体管S-TFT。在替代实施例中，像素电路可以仅包括硅晶体管S-TFT和氧化物晶体管O-TFT中的一个。在下文中，硅晶体管S-TFT将被描述为图3B的第一晶体管T1，并且氧化物晶体管O-TFT将被描述为图3B的第三晶体管T3。

阻隔层BR可以设置在基体层110上。阻隔层BR可以防止外来物质从外部渗入。阻隔层BR可以包括至少一个无机层。在实施例中，例如，阻隔层BR可以包括氧化硅层和/或氮化硅层。氧化硅层和氮化硅层可以分别包括多个氧化硅层和多个氮化硅层，并且氧化硅层和氮化硅层可以交替地堆叠。

第一屏蔽电极BMLa可以设置在阻隔层BR上。第一屏蔽电极BMLa可以包括金属。第一屏蔽电极BMLa可以包括具有良好耐热性的钼(Mo)、包括钼的合金、钛(Ti)或包括钛的合金。第一屏蔽电极BMLa可以接收偏置电压。在实施例中，第一屏蔽电极BMLa可以接收第一电源电压ELVDD(参考图3B)。第一屏蔽电极BMLa可以防止由于极化而引起的电势影响硅晶体管S-TFT。第一屏蔽电极BMLa可以防止外部光到达硅晶体管S-TFT。第一屏蔽电极BMLa可以是与另一电极或布线隔离的浮动电极。

缓冲层BF可以设置在阻隔层BR上。缓冲层BF可以防止金属原子或杂质从基体层110扩散到设置在缓冲层BF上的第一半导体图案SP1。缓冲层BF可以包括至少一个无机层。缓冲层BF可以包括氧化硅层和/或氮化硅层。

第一半导体图案SP1可以设置在缓冲层BF上。第一半导体图案SP1可以包括硅半导体。在实施例中，例如，硅半导体可以包括非晶硅或多晶硅等。更具体地，第一半导体图案SP1可以包括低温多晶硅。

图5A和图5B示出了第一半导体图案SP1的一部分，并且第一半导体图案SP1可以额外地设置在另一区域中。第一半导体图案SP1可以根据预定的规则跨像素区域PA(参考图4)布置。根据第一半导体图案SP1是否被掺杂，第一半导体图案SP1可以具有不同的电特性。第一半导体图案SP1可以包括具有高导电性的第一部分以及具有低导电性的第二部分。第一半导体图案SP1的第一部分可以掺杂有N型掺杂剂或P型掺杂剂。P型晶体管可以包括掺杂有P型掺杂剂的掺杂部分，并且N型晶体管可以包括掺杂有N型掺杂剂的掺杂部分。第一半导体图案SP1的第二部分可以是未掺杂部分，或者可以是比第一部分更轻地掺杂的部分。

第一半导体图案SP1的第一部分可以具有比第一半导体图案SP1的第二部分的导电性更高的导电性并且可以基本上用作电极或信号线。第一半导体图案SP1的第二部分可以基本上对应于晶体管的沟道区域(或，有源区域)。也就是说，第一半导体图案SP1的一部分可以是晶体管的沟道区域，另一部分可以是晶体管的源极区域或漏极区域，并且又一部分可以是连接电极或连接信号线。

硅晶体管S-TFT的源极区域SE1、沟道区域(或，有源区域)AC1以及漏极区域DE1可以由第一半导体图案SP1形成或提供。源极区域SE1和漏极区域DE1可以在截面上在相反方向上从沟道区域AC1延伸。

第一绝缘层10可以设置在缓冲层BF上。第一绝缘层10可以覆盖第一半导体图案SP1。第一绝缘层10可以是无机层。在实施例中，第一绝缘层10可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一个。第一绝缘层10可以是包括氧化硅或由氧化硅组成的信号层。下面将描述的第二绝缘层20、第三绝缘层30、第四绝缘层40和第五绝缘层50以及第一绝缘层10可以具有单层结构或多层结构并且可以包括上述材料中的至少一个。然而，本发明不局限于此。

硅晶体管S-TFT的栅极GT1可以设置在第一绝缘层10上。栅极GT1可以是金属图案的一部分。栅极GT1可以与沟道区域AC1重叠。栅极GT1可以在掺杂第一半导体图案SP1的工艺中用作掩模。栅极GT1可以包括具有良好耐热性的钼(Mo)、包括钼的合金、钛(Ti)或包括钛的合金，但不局限于此。

存储电容器Cst的第一电极CE10可以设置在第一绝缘层10上。与图5A和图5B中所示不同，第一电极CE10可以具有与栅极GT1一体的形状。

第二绝缘层20可以设置在第一绝缘层10上并且可以覆盖栅极GT1以及第一电极CE10。与栅极GT1重叠的上电极UE可以设置在第二绝缘层20上。与第一电极CE10重叠的第二电极CE20可以设置在第二绝缘层20上。与图5A和图5B中所示不同，第二电极CE20可以具有与上电极UE一体的形状。第二电极CE20和上电极UE可以包括具有良好耐热性的钼(Mo)、包括钼的合金、钛(Ti)或包括钛的合金。

第二屏蔽电极BMLb可以设置在第二绝缘层20上。第二屏蔽电极BMLb可以对应于氧化物晶体管O-TFT的下部。在替代实施例中，可以省略第二屏蔽电极BMLb。在省略了第二屏蔽电极BMLb的实施例中，第一屏蔽电极BMLa可以延伸到氧化物晶体管O-TFT下方并且可以代替第二屏蔽电极BMLb。当氧化物晶体管O-TFT包括两个栅极时，第二屏蔽电极BMLb可以是设置在氧化物晶体管O-TFT的下部处的栅极。

第三绝缘层30可以设置在第二绝缘层20上并且可以覆盖上电极UE、第二电极CE20以及第二屏蔽电极BMLb。第二半导体图案SP2可以设置在第三绝缘层30上。第二半导体图案SP2可以包括氧化物晶体管O-TFT的沟道区域AC2。第二半导体图案SP2可以包括氧化物半导体。在实施例中，第二半导体图案SP2可以包括诸如氧化铟锡(“ITO”)、氧化铟锌(“IZO”)、氧化铟镓锌(“IGZO”)、氧化锌(ZnO

氧化物半导体可以包括根据透明导电氧化物是否被还原而被区分的多个区域。透明导电氧化物被还原的区域(在下文中称为还原区域)可以具有比透明导电氧化物未被还原的区域(在下文中称为非还原区域)的导电性更高的导电性。还原区域可以基本上用作晶体管或信号线的源极区域/漏极区域。非还原区域可以基本上对应于晶体管的沟道区域(或，有源区域)。也就是说，第二半导体图案SP2的一部分区域可以是晶体管的沟道区域，第二半导体图案SP2的另一部分区域可以是晶体管的源极区域/漏极区域，并且第二半导体图案SP2的又一部分区域可以是信号传输区域。

氧化物晶体管O-TFT的源极区域SE2、沟道区域(或，有源区域)AC2以及漏极区域DE2可以由第二半导体图案SP2形成或提供。源极区域SE2和漏极区域DE2可以在截面上在相反方向上从沟道区域AC2延伸。

第四绝缘层40可以设置在第三绝缘层30上。第四绝缘层40可以覆盖第二半导体图案SP2。氧化物晶体管O-TFT的栅极GT2可以设置在第四绝缘层40上。在实施例中，氧化物晶体管O-TFT可以包括两个栅极，并且这两个栅极可以包括第二绝缘层20上的第二屏蔽电极BMLb以及第四绝缘层40上的栅极GT2。第二绝缘层20上的第二屏蔽电极BMLb和第四绝缘层40上的栅极GT2可以电连接。

氧化物晶体管O-TFT的栅极GT2可以是金属图案的一部分。氧化物晶体管O-TFT的栅极GT2可以与沟道区域AC2重叠。栅极GT2可以包括具有良好耐热性的钼(Mo)、包括钼的合金、钛(Ti)或包括钛的合金。栅极GT2可以包括钛层以及设置在钛层上的钼层。

第五绝缘层50可以设置在第四绝缘层40上并且可以覆盖栅极GT2。第一绝缘层10、第二绝缘层20、第三绝缘层30、第四绝缘层40以及第五绝缘层50中的每一个可以是无机层。

缓冲层BF以及第一绝缘层10、第二绝缘层20、第三绝缘层30、第四绝缘层40和第五绝缘层50可以被限定为无机材料的堆叠结构。开口BA-OP可以限定在无机材料的堆叠结构中。开口BA-OP可以对应于上面参考图4所描述的边界区域BA。

无机材料的堆叠结构可以被分成多个岛以对应于图4中所示的多个像素PX1、PX2和PX3。多个岛中的每一个可以包括至少一个像素区域PA以及围绕至少一个像素区域PA的边界区域BA。多个岛可以分散外部冲击并且因而可以防止由于外部冲击在无机材料的堆叠结构中出现裂纹。

在实施例中，有机层ORP可以填充开口BA-OP。有机层ORP可以在平面图中具有闭合线形状。在实施例中，例如，有机层ORP可以具有围绕像素区域PA的闭合线形状。

有机绝缘层60和70可以设置在第五绝缘层50上。第一有机绝缘层60可以设置在第五绝缘层50上，并且第二有机绝缘层70可以设置在第一有机绝缘层60上。

第一有机绝缘层60可以消除设置在第一有机绝缘层60之下的第五绝缘层50的台阶并且可以形成平坦的上表面。第一有机绝缘层60可以覆盖有机层ORP。第一有机绝缘层60可以接触有机层ORP和第五绝缘层50。第一有机绝缘层60可以与整个基体层110重叠。

在实施例中，第一有机绝缘层60和第二有机绝缘层70中的每一个可以包括诸如苯并环丁烯(“BCB”)、聚酰亚胺、六甲基二硅氧烷(“HMDSO”)、聚甲基丙烯酸甲酯(“PMMA”)或聚苯乙烯(“PS”)的通用聚合物、具有酚基的聚合物衍生物、丙烯酸酯基聚合物、酰亚胺基聚合物、芳醚基聚合物、酰胺基聚合物、氟基聚合物、对二甲苯基聚合物、乙烯醇基聚合物或其组合。

尽管未示出，但可以在第五绝缘层50与第一有机绝缘层60之间设置多个导电图案。此外，可以在第一有机绝缘层60与第二有机绝缘层70之间设置多个导电图案。下面将更详细地描述导电图案。

第一发光元件LD1的第一电极AE1可以设置在第二有机绝缘层70上。第一发光元件LD1可以包括第一电极AE1、发射层EML1以及第二电极(或，公共电极)CE。上面参考图4所描述的第一发光元件LD1的第二电极和第三发光元件LD3的第二电极可以与第一发光元件LD1的第二电极CE具有一体的形状。也就是说，第二电极CE可以被共同地提供给第一发光元件LD1、第二发光元件LD2以及第三发光元件LD3。

第一电极AE1可以是透明电极、半透明电极或反射电极。第一电极AE1可以包括包含银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)或其组合的反射层以及形成于或设置在反射层上的透明或半透明电极层。透明或半透明电极层可以包括ITO、IZO、IGZO、氧化锌(ZnO

像素限定膜PDL可以设置在第二有机绝缘层70上。像素限定膜PDL可以具有透明的特性，或者可以具有吸收光的特性。在实施例中，例如，吸收光的像素限定膜PDL可以包括黑色着色剂。黑色着色剂可以包括黑色染料或黑色颜料。在实施例中，黑色着色剂可以包括炭黑、诸如铬的金属或其氧化物。像素限定膜PDL可以对应于具有阻光特征的屏蔽图案。

像素限定膜PDL可以覆盖第一电极AE1的一部分。在实施例中，例如，用于暴露第一电极AE1的部分的开口PDL-OP可以限定在像素限定膜PDL中。像素限定膜PDL可以增加第一电极AE1的外围与第二电极CE之间的距离。因此，像素限定膜PDL可以用于防止在第一电极AE1的外围发生电弧。

尽管未示出，但空穴传输层可以设置在第一电极AE1与发射层EML1之间。此外，空穴注入层可以设置在第一电极AE1与空穴传输层之间。电子传输层可以设置在发射层EML1与第二电极CE之间。电子注入层可以设置在电子传输层与第二电极CE之间。空穴传输层、空穴注入层、电子传输层以及电子注入层的每一个可以共同地形成于或提供于多个像素行PLX

封装层140可以设置在发光元件层130上。封装层140可以包括一个在一个之上顺序堆叠的无机封装层141、有机封装层142以及无机封装层143。然而，构成封装层140的层不局限于此。

无机封装层141和143可以保护发光元件层130免受湿气和氧气的影响，并且有机封装层142可以保护发光元件层130免受诸如灰尘颗粒的外来物质的影响。在实施例中，无机封装层141和143可以包括氮化硅层、氮氧化硅层、氧化硅层、氧化钛层或氧化铝层。有机封装层142可以包括但不局限于丙烯酸酯基有机层。

与图5A中不同，在图5B中示出了包括第一部分OA1和第二部分OA2的有机层ORP-a。在实施例中，有机层ORP-a可以包括填充与边界区域BA相对应的开口BA-OP的第一部分OA1。此外，有机层ORP-a可以包括从第一部分OA1延伸的并与像素区域PA和边界区域BA重叠的第二部分OA2。在图5A中，示出了包括第一部分OA1而不包括第二部分OA2的有机层ORP。

有机层ORP-a的第二部分OA2可以设置在作为包含在电路层120中的最上无机绝缘层的第五绝缘层50上。第二部分OA2可以具有与第一部分OA1一体的形状。第二部分OA2可以与整个基体层110重叠。第二部分OA2可以消除设置在第二部分OA2之下的绝缘层10、20、30、40和50的台阶并且可以形成平坦的上表面。

图6是像素区域PA的实施例的平面图。图7A至图7H是以堆叠顺序示出了像素区域PA中的组件的平面图。

参考图7A，第一导电层CL1可以设置在阻隔层BR(参考图5A)上。第一导电层CL1可以包括第一屏蔽电极BMLa。第一屏蔽电极BMLa可以包括在第一方向DR1上延伸的部分以及在第二方向DR2上延伸的部分。第一屏蔽电极BMLa的在第一方向DR1上延伸的部分可以与第二边界区域BA2重叠，并且第一屏蔽电极BMLa的在第二方向DR2上延伸的部分可以与第一边界区域BA1重叠。

参考图7B，第一半导体图案SP1可以设置在阻隔层BR(参考图5A)上。在图7B中，示出了两个第一半导体图案SP1。

第一半导体图案SP1可以包括具有不同掺杂浓度的多个区域。第一半导体图案SP1可以包括第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的源极区域S1、S2、S5、S6和S7、沟道区域A1、A2、A5、A6和A7以及漏极区域D1、D2、D5、D6和D7。第一半导体图案SP1可以进一步包括信号传输区域STA。源极区域S1、S2、S5、S6和S7以及漏极区域D1、D2、D5、D6和D7可以对应于上面参考图3B所描述的源极S1、S2、S5、S6和S7以及漏极D1、D2、D5、D6和D7。

在图7B中，为了便于描述，分别地示出了相邻半导体区域的源极区域S1、S2、S5、S6和S7以及漏极区域D1、D2、D5、D6和D7。此外，尽管额外地示出了信号传输区域STA，但本发明不局限于此。基本上，信号传输区域STA可以是与源极区域S1、S2、S5、S6和S7或漏极区域D1、D2、D5、D6和D7具有相同掺杂浓度的区域并且可以与源极区域S1、S2、S5、S6和S7或漏极区域D1、D2、D5、D6和D7没有区别。

参考图7C，第二导电层CL2可以设置在第一绝缘层10(参考图5A)上。第二导电层CL2可以包括多个导电图案。

第二导电层CL2可以包括第一晶体管T1的栅极G1、第一组的第i条扫描线SLi以及第i条发射线ELi。第一组的第i条扫描线SLi和第i条发射线ELi可以在第一方向DR1上延伸。在第一方向DR1上延伸的第一组的第i条扫描线SLi及第i条发射线ELi可以与边界区域BA和像素区域PA重叠。更具体地，在第一方向DR1上延伸的第一组的第i条扫描线SLi及第i条发射线ELi可以与第二边界区域BA2重叠。第一组的第i条扫描线SLi和第i条发射线ELi可以延伸到相邻像素区域。

在实施例中，例如，第一组的第i条扫描线SLi和第i条发射线ELi各自可以具有多层结构。第一组的第i条扫描线SLi和第i条发射线ELi各自可以包括铝层及设置在铝层上的钛层。

与第一半导体图案SP1(参考图7B)重叠的第一组的第i条扫描线SLi的一部分可以是第二晶体管T2的栅极G2，并且与第一半导体图案SP1重叠的第一组的第i条扫描线SLi的另一部分可以是第七晶体管T7的栅极G7。然而，第七晶体管T7可以初始化第(i-1)个像素行PLX

与第一半导体图案SP1重叠的第i条发射线ELi的一部分可以是第五晶体管T5的栅极G5，并且与第一半导体图案SP1重叠的第i条发射线ELi的另一部分可以是第六晶体管T6的栅极G6。

在形成或提供第二导电层CL2的导电图案之后，可以对第一半导体图案SP1(参考图7B)执行掺杂工艺。图7B中所示的源极区域S1、S2、S5、S6和S7、沟道区域A1、A2、A5、A6和A7以及漏极区域D1、D2、D5、D6和D7可以通过掺杂工艺相互区分开。

参考图7D，第三导电层CL3可以设置在第二绝缘层20(参考图5A)上。第三导电层CL3可以包括上电极UE、第二组的第i条扫描线GLi以及第三组的第i条扫描线HLi。

可以在上电极UE中限定开口UE-OP。第二组的第i条扫描线GLi和第三组的第i条扫描线HLi可以在第一方向DR1上延伸并且可以与边界区域BA和像素区域PA重叠。更具体地，第二组的第i条扫描线GLi和第三组的第i条扫描线HLi可以在第一方向DR1上延伸并且可以与第二边界区域BA2重叠。第二组的第i条扫描线GLi和第三组的第i条扫描线HLi可以延伸到相邻像素区域。

在实施例中，例如，第二组的第i条扫描线GLi和第三组的第i条扫描线HLi各自可以具有多层结构。第二组的第i条扫描线GLi和第三组的第i条扫描线HLi各自可以包括铝层以及设置在铝层上的钛层。

第二组的第i条扫描线GLi的一部分可以是第三晶体管T3的3-1栅极G3-1，并且第三组的第i条扫描线HLi的一部分可以是第四晶体管T4的4-1栅极G4-1。此外，可以用第二屏蔽电极BMLb(参考图5A)代替3-1栅极G3-1和4-1栅极G4-1。

参考图7E，第二半导体图案SP2可以设置在第三绝缘层30(参考图5A)上。在图7E中，示出了一个第二半导体图案SP2。

第二半导体图案SP2可以包括根据金属氧化物是否被还原区分的多个区域。第二半导体图案SP2可以包括第三晶体管T3和第四晶体管T4的源极区域S3和S4、沟道区域A3和A4以及漏极区域D3和D4。

参考图7E和图7F，第四导电层CL4可以设置在第四绝缘层40(参考图5A)上。第四导电层CL4可以包括第一导电图案CP1和第二导电图案CP2。第一导电图案CP1和第二导电图案CP2可以包括氧化物晶体管O-TFT(参考图5A)的栅极GT2(参考图5A)。第一导电图案CP1可以包括第三晶体管T3的上栅极，并且第二导电图案CP2可以包括第四晶体管T4的上栅极。更具体地，第一导电图案CP1可以包括与第三晶体管T3的沟道区域A3重叠的栅极G3-2。第二导电图案CP2可以包括与第四晶体管T4的沟道区域A4重叠的栅极G4-2。在形成或提供第四导电层CL4的导电图案之后，可以对第二半导体图案SP2执行掺杂工艺(或，还原处理)。

参考图7G，第五导电层CL5可以设置在第五绝缘层50(参考图5A)上。第五导电层CL5可以包括多个导电图案。

参考图4、图5A、图5B和图7G，在第五导电层CL5的形成之前，开口BA-OP可以被限定为对应于图4和图5A中所示的边界区域BA，并且有机层ORP可以填充开口BA-OP。开口BA-OP可以通过蚀刻缓冲层BF以及绝缘层10、20、30、40和50来限定。如图5B中所示，当有机层ORP-a包括第一部分OA1和第二部分OA2时，第一部分OA1和第二部分OA2可以通过相同的工艺形成或提供。然而，无需局限于此，第一部分OA1和第二部分OA2可以通过单独的工艺形成或提供。

第五导电层CL5可以包括第二电压线VL1和第三电压线VL2。第二电压线VL1和第三电压线VL2中的每一个可以在第一方向DR1上延伸并且可以与边界区域BA(参考图7F)和像素区域PA重叠。此外，第五导电层CL5可以包括多个连接电极(例如，第一连接电极CNE1至第八连接电极CNE8)，并且可以在第五导电层CL5中限定多个接触孔(例如，第一接触孔CH1至第十五接触孔CH15)。

第一连接电极CNE1可以通过第一接触孔CH1和第二接触孔CH2分别连接第一晶体管T1的漏极区域D1(参考图7B)和第三晶体管T3的漏极区域D3(参考图7E)。第二连接电极CNE2可以通过第三接触孔CH3和第四接触孔CH4分别连接第一晶体管T1的栅极G1(参考图7C)和第三晶体管T3的源极区域S3(参考图7E)。第三连接电极CNE3可以通过第五接触孔CH5和第六接触孔CH6分别连接第五晶体管T5的源极区域S5(参考图7B)和上电极UE(参考图7D)。

第四连接电极CNE4可以通过第七接触孔CH7连接到第七晶体管T7的源极区域S7(参考图7B)。第四连接电极CNE4可以与第(i-1)个像素行PLX

第六连接电极CNE6可以通过第九接触孔CH9连接到第二晶体管T2的源极区域S2(参考图7B)。第二电压线VL1可以通过第十接触孔CH10连接到第四晶体管T4的源极区域S4(参考图7E)。第三电压线VL2可以通过第十一接触孔CH11连接到第七晶体管T7的漏极区域D7(参考图7B)。第十接触孔CH10和第十一接触孔CH11可以穿透第五绝缘层50(参考图5A)。

第七连接电极CNE7可以通过第十二接触孔CH12连接到第一导电图案CP1(参考图7F)。更具体地，第七连接电极CNE7可以通过第十二接触孔CH12连接到与第三晶体管T3的沟道区域A3(参考图7E)重叠的并且由第一导电图案CP1形成或提供的栅极G3-2(参考图7F)。此外，第七连接电极CNE7可以通过第十三接触孔CH13连接到第二组的第i条扫描线GLi(参考图7D)。

第八连接电极CNE8可以通过第十四接触孔CH14连接到第二导电图案CP2(参考图7F)。更具体地，第八连接电极CNE8可以通过第十四接触孔CH14连接到与第四晶体管T4的沟道区域A4(参考图7E)重叠的并且由第二导电图案CP2形成或提供的栅极G4-2(参考图7F)。此外，第八连接电极CNE8可以通过第十五接触孔CH15连接到第三组的第i条扫描线HLi(参考图7D)。

参考图7H，第六导电层CL6可以设置在第一有机绝缘层60(参考图5A)上。第六导电层CL6可以包括多个导电图案。第六导电层CL6可以包括第j条数据线DLj、第一电压线PL以及第九连接电极CNE-A。第j条数据线DLj和第一电压线PL可以在第二方向DR2上延伸。第j条数据线DLj和第一电压线PL可以与第一边界区域BA1(参考图7F)和像素区域PA重叠。

第j条数据线DLj可以通过第十六接触孔CH16连接到第六连接电极CNE6(参考图7G)。第一电压线PL可以通过第十七接触孔CH17连接到第三连接电极CNE3(参考图7G)。第九连接电极CNE-A可以通过第十八接触孔CH18连接到第五连接电极CNE5(参考图7G)。第十六接触孔CH16至第十八接触孔CH18可以穿透第一有机绝缘层60(参考图5A)。尽管未示出，但第一电极AE1(参考图5A)可以设置在第二有机绝缘层70(参考图5A)上并且可以通过穿透第二有机绝缘层70(参考图5A)的接触孔连接到第九连接电极CNE-A。

图8A是示出了与图6的线I-I'相对应的部分的截面图。在实施例中，第一信号线SLE1可以设置在第一绝缘层10上。在图8A中，两个第一信号线SLE1中的一个可以是发射线ELi(参考图6)，并且另外一个可以是第一组的第i条扫描线SLi(参考图6)。第一信号线SLE1可以被第二绝缘层20覆盖。第一信号线SLE1的上部可以接触第二绝缘层20。

第二信号线SLE2可以设置在第二绝缘层20上。在图8A中，两个第二信号线SLE2中的一个可以是第二组的第i条扫描线GLi(参考图6)，并且另外一个可以是第三组的第i条扫描线HLi(参考图6)。第三绝缘层30可以覆盖第二信号线SLE2。第二信号线SLE2的上部可以接触第三绝缘层30。

参考图8A，开口BA-OP可以包括具有第一深度DT1的第一区域A10以及具有第二深度DT2的第二区域A20。第一区域A10的第一深度DT1可以小于第二区域A20的第二深度DT2。第一区域A10可以与第一信号线SLE1重叠。更具体地，第一区域A10可以与缓冲层BF、设置在缓冲层BF上的第一绝缘层10以及设置在第一绝缘层10上的第一信号线SLE1重叠。第一区域A10可以穿透在第一信号线SLE1之上的第二绝缘层20和第三绝缘层30。此外，第一区域A10可以穿透设置在第三绝缘层30上的第四绝缘层40和第五绝缘层50。

第二区域A20可以不与第一信号线SLE1和第二信号线SLE2重叠。在第二区域A20中，可以暴露阻隔层BR。在第二区域A20中，有机层ORP和阻隔层BR可以彼此接触。第二区域A20可以穿透缓冲层BF以及第一绝缘层10、第二绝缘层20和第三绝缘层30。此外，第二区域A20可以穿透第四绝缘层40和第五绝缘层50。可以在第三绝缘层30以及设置在第三绝缘层30上的第四绝缘层40和第五绝缘层50中限定开口以具有基本上相同的深度。

填充开口BA-OP的有机层ORP可以接触第一信号线SLE1。更具体地，在第一区域A10中，有机层ORP的下表面可以接触第一信号线SLE1。在实施例中，显示面板100(参考图5A)可以包括缓冲层BF和第一绝缘层10至第五绝缘层50，并且开口BA-OP可以限定在缓冲层BF和第一绝缘层10至第五绝缘层50中。有机层ORP可以填充包括第一区域A10和第二区域A20的开口BA-OP。

第一绝缘层10可以包括与边界区域BA重叠的第一绝缘部分P10。第一开口P10-1和第二开口P10-2可以限定在第一绝缘层10中，第一绝缘部分P10介于第一开口P10-1和第二开口P10-2之间。第二绝缘层20可以包括与边界区域BA重叠的第二绝缘部分P20。第三开口P20-3和第四开口P20-4可以限定在第二绝缘层20中，第二绝缘部分P20介于第三开口P20-3和第四开口P20-4之间。

第一开口P10-1、第二开口P10-2、第三开口P20-3和第四开口P20-4可以构成开口BA-OP的一部分。第一开口P10-1和第二开口P10-2可以构成开口BA-OP的第二区域A20。第三开口P20-3和第四开口P20-4可以构成开口BA-OP的第二区域A20。也就是说，填充有有机层ORP的开口BA-OP可以由绝缘层10、20、30、40和50的开口P10-1、P10-2、P20-3和P20-4构成。绝缘层10、20、30、40和50的开口P10-1、P10-2、P20-3和P20-4可以聚集以限定填充有有机层ORP的开口BA-OP。

在实施例中的开口BA-OP可以包括与第二信号线SLE2重叠的第三区域A30。第三区域A30可以具有第三深度DT3，并且第三深度DT3可以小于第一深度DT1。第三区域A30可以与第一区域A10间隔开，第二区域A20介于第三区域A30与第一区域A10之间。填充开口BA-OP的有机层ORP可以接触第二信号线SLE2。更具体地，在第三区域A30中，有机层ORP的下表面可以接触第二信号线SLE2。

由于开口BA-OP的第一区域A10、第二区域A20和第三区域A30具有不同的深度DT1、DT2和DT3，因此填充开口BA-OP的有机层ORP可以具有不同的厚度。也就是说，在平行于厚度方向的截面上，有机层ORP的厚度可以不是恒定的。

在实施例中的显示面板100中，有机层ORP可以填充开口BA-OP。开口BA-OP可以包括被限定为对应于边界区域BA并与第一信号线SLE1重叠且具有第一深度DT1的第一区域A10以及具有大于第一深度DT1的第二深度DT2的第二区域A20。与开口BA-OP重叠的第一信号线SLE1可以与边界区域BA和像素区域PA重叠并且可以在一个方向(例如，图6中的第一方向DR1)上延伸。因此，信号线可以在相邻像素区域PA中是一体的。也就是说，在显示面板100中，对于每个像素区域PA而言第j条数据线DLj以及信号线SLE1和SLE2可以不分开，并且因此可以省略用于连接分开的信号线的额外金属层。因此，可以减少制造显示面板100的工艺的时间和成本。实施例中的显示面板100可以实现改善的制造效率。

图8B是示出了与图6的线II-II'相对应的部分的截面图。参考图8B，设置在第一有机绝缘层60上的第j条数据线DLj可以电连接到设置在缓冲层BF上的第二晶体管T2的源极S2。如上所述，第j条数据线DLj可以通过接触孔CH16和CH9连接到第二晶体管T2的源极S2。更具体地，第j条数据线DLj可以通过第十六接触孔CH16连接到第六连接电极CNE6，并且第六连接电极CNE6可以通过第九接触孔CH9连接到第二晶体管T2的源极S2。第十六接触孔CH16可以穿透第一有机绝缘层60。第六连接电极CNE6可以设置在第五绝缘层50上，并且第九接触孔CH9可以穿透第一绝缘层10、第二绝缘层20、第三绝缘层30、第四绝缘层40和第五绝缘层50。尽管未示出，但第一屏蔽电极BMLa(参考图5A)可以设置在第二晶体管T2之下。

与图8B中所示不同，在图8C中示出了有机层ORP-a的第二部分OA2设置在第五绝缘层50上。有机绝缘层60和70可以设置在第二部分OA2上。第j条数据线DLj可以通过第十六接触孔CH16连接到第十连接电极CNE-O，并且第十连接电极CNE-O可以通过第二十接触孔CH20连接到第二晶体管T2的源极S2。第十六接触孔CH16可以穿透第二部分OA2，并且第二十接触孔CH20可以穿透第二部分OA2以及第一绝缘层10、第二绝缘层20、第三绝缘层30、第四绝缘层40和第五绝缘层50。

图9A和图9B是显示面板100(参考图1)的实施例的放大平面图。更具体地，图9A和图9B示出了显示面板100的显示区域100-A的实施例的放大平面图。图9A示出了一个发光元件设置在一个像素区域PA中的实施例，并且图9B示出了四个发光元件设置在一个像素区域PA中的实施例。

如图9A中所示，第一彩色像素PX1、第二彩色像素PX2和第三彩色像素PX3中的一个可以设置在每个像素区域PA中，并且像素区域PA可以被边界区域BA围绕。也就是说，图9A示出了一个像素设置在一个像素区域PA中的实施例。此外，与图4中不同，第一彩色像素PX1和第二彩色像素PX2可以彼此间隔开，第二边界区域BA2介于第一彩色像素PX1和第二彩色像素PX2之间。

如图9B中所示，一个第一彩色像素PX1、一个第三彩色像素PX3和两个第二彩色像素PX2可以设置在一个像素区域PA中。像素区域PA可以被边界区域BA围绕。也就是说，图9B示出了四个像素设置在一个像素区域PA中的实施例。此外，与图4中不同，第i个像素行PLX

如上所述，显示面板可以包括填充具有不同深度的开口的有机层，从而改善制造效率和集成度。

虽然已经参考其实施例描述了本发明，但是对于本领域普通技术人员来说在不偏离在权利要求中所阐述的本发明的精神和范围的情况下可以对其做出各种改变和修改。

因此，本发明的范围不应受到所述实施例的限制或确定，并且应由所附权利要求及其等效物来确定。