一种闪存单元结构及其制作方法

技术领域

本发明属于半导体集成电路制造技术领域，涉及一种闪存单元结构及其制作方法。

背景技术

随着科技的进步，各种移动设备中对存储的容量及读写速度的要求也越来越高，因此普通的存储器的劣势越来越越明显。快闪存储器(Flash Memory，简称闪存)以读写速度快、存储容量大、体积小、质量轻、功耗低及不易损坏等特点，受到了用户的青睐。

闪存单元结构通常由字线(Word Line)、浮置栅极(Floating Gate，FG)、源极线(Source Line)及位线(Bit Line)组成，其通过控制浮置栅极和字线、源极线及位线的配合来完成闪存的写和擦除。在没有电源的情况下，闪存也可以通过浮置栅极长期保存存储数据。

现有闪存单元结构通常共用源极线，存在芯片微缩困难的问题，在集成时造成了芯片尺寸较大，极大地限制了单位面积闪存芯片的存储容量。

因此，急需寻求一种在现有工艺下芯片能够微缩、尺寸较小的闪存单元制作方法。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种闪存单元结构及其制作方法，用于解决现有技术中芯片难以微缩、尺寸较大的问题。

为实现上述目的及其他相关目的，本发明提供一种闪存单元结构的制作方法，包括以下步骤：

提供一衬底，自下而上依次形成栅介质层、浮栅导电层及第一掩膜层于所述衬底上；

形成隔离沟槽，所述隔离沟槽在垂直方向上贯穿所述第一掩膜层、所述浮栅导电层及所述栅介质层，并延伸进所述衬底中；

形成隔离层于所述隔离沟槽中，并形成第一开口及第二开口于所述第一掩膜层中，所述第一开口与所述第二开口位于所述隔离层的相对两侧并暴露出所述隔离层的侧壁；

形成第一绝缘层于所述第一开口的底部，形成第二绝缘层于所述第二开口的底部；

去除所述第一掩膜层，并去除所述浮栅导电层未被所述第一绝缘层及所述第二绝缘层遮挡的部分以得到位于所述隔离层相对两侧的第一浮栅导电层与第二浮栅导电层；

形成覆盖所述第一绝缘层、所述第二绝缘层及所述隔离层的字线导电层，并图案化所述字线导电层以得到至少两条字线；

形成第一源极线与第二源极线于所述衬底中，所述第一源极线与所述第二源极线位于所述隔离层的相对两侧并与所述隔离层的侧壁接触。

可选地，形成所述隔离沟槽包括以下步骤：

自下而上依次形成抗反射层及第一光刻胶层于所述第一掩膜层上，图案化所述第一光刻胶层，并基于图案化的所述第一光刻胶层图案化所述第一掩膜层；

依次去除所述第一光刻胶层及所述抗反射层，并基于图案化的所述第一掩膜层形成所述隔离沟槽。

可选地，形成所述第一开口及所述第二开口于所述第一掩膜层中包括以下步骤：

形成第二光刻胶层于所述第一掩膜层上，并图案化所述第二光刻胶层；

基于图案化的所述第二光刻胶层刻蚀所述第一掩膜层直至暴露出所述浮栅导电层以形成所述第一开口及所述第二开口，所述隔离层的顶面仍高于所述第一掩膜层的顶面。

可选地，还包括形成隔离侧墙的步骤，所述隔离侧墙位于所述第一浮栅导电层远离所述隔离层的一侧面及所述第二浮栅导电层远离所述隔离层的一侧面，所述字线导电层还覆盖所述隔离侧墙的侧面。

可选地，以图形化的光刻胶层为掩膜并通过离子注入以及去胶后的退火形成所述第一源极线及所述第二源极线。

可选地，还包括形成第一位线与第二位线于所述衬底中的步骤，所述第一位线与所述第一源极线位于所述隔离层的同侧且间隔设置，所述第二位线与所述第二源极线位于所述隔离层的同侧且相距间隔设置。

可选地，以图形化的光刻胶层为掩膜层通过离子注入以及去胶后的退火形成所述第一位线和所述第二位线。

可选地，图案化所述字线导电层包括：形成字线开口于所述字线导电层中，所述字线开口同时暴露所述第一绝缘层、所述隔离层及所述第二绝缘层；或者形成至少两个所述字线开口于所述字线导电层中，一所述字线开口暴露出所述第一绝缘层，另一所述字线开口暴露出所述第二绝缘层；或者形成至少三个所述字线开口于所述字线导电层中，其中三个所述字线开口分别暴露出所述第一绝缘层、所述隔离层及所述第二绝缘层。

本发明还提供了一种闪存单元结构，包括：

衬底；

隔离层，所述隔离层的底部嵌于所述衬底中，且所述隔离层的顶面高于所述衬底的顶面；

栅介质层，位于所述衬底的上表面；

第一浮栅导电层与第二浮栅导电层，位于所述栅介质层上并分布于所述隔离层的相对两侧，且所述第一浮栅导电层与所述第二浮栅导电层分别与所述隔离层的两侧壁接触；

第一绝缘层与第二绝缘层，分别位于所述第一浮栅导电层与所述第二浮栅导电层上；

第一源极线与第二源极线，位于所述衬底中并分布于所述隔离层的相对两侧，且所述第一源极线与所述第二源极线分别与所述隔离层的两侧壁接触。

字线导电层，包括至少两条字线，至少一所述字线与所述第一绝缘层接触，至少一所述字线与所述第二绝缘层接触。

可选地，所述第一浮栅导电层及所述第二浮栅导电层远离所述隔离层的一侧面均设有隔离侧墙，所述字线导电层覆盖所述隔离侧墙。

可选地，所述第一绝缘层包括LOCOS氧化层，所述第二绝缘层包括LOCOS氧化层。

可选地，所述闪存单元结构还包括位于所述衬底中的第一位线与第二位线，所述第一位线与所述第一源极线位于所述隔离层的同侧且间隔设置，所述第二位线与所述第二源极线位于所述隔离层的同侧且间隔设置。

可选地，所述第一浮栅导电层及所述第二浮栅导电层分别由不同的所述字线控制。

如上所述，本发明的一种闪存单元结构及其制作方法通过于衬底中形成一隔离沟槽，并填充隔离栅介质层以使源极线变为第一源极线与第二源极线两个独立源极线，同时通过对字线的设计，使不同的字线分别单独控制第一浮栅导电层和第二浮栅导电层，可以提高空间利用效率，使闪存单元的尺寸缩小，从而使闪存芯片可以微缩，芯片的尺寸更小，具有高度产业利用价值。

附图说明

图1显示为一种闪存单元的剖面结构示意图。

图2显示为本发明的闪存单元结构的制作方法的流程图。

图3显示为本发明的闪存单元结构的制作方法图案化第一光刻胶层的示意图。

图4显示为本发明的闪存单元结构的制作方法形成隔离沟槽的示意图。

图5显示为本发明的闪存单元结构的制作方法去除第一光刻胶层及抗反射层的示意图。

图6显示为本发明的闪存单元结构的制作方法形成隔离层的示意图。

图7显示为本发明的闪存单元结构的制作方法图案化第二光刻胶层的示意图。

图8显示为本发明的闪存单元结构的制作方法于第一掩膜层中形成第一开口及第二开口的示意图。

图9显示为本发明的闪存单元结构的制作方法形成第一绝缘层与第二绝缘层的示意图。

图10显示为本发明的闪存单元结构的制作方法形成第一浮栅导电层与第二浮栅导电层的示意图。

图11显示为本发明的闪存单元结构的制作方法形成字线导电层的示意图。

图12显示为本发明的闪存单元结构的制作方法形成的一种字线结构的示意图。

图13显示为本发明的闪存单元结构的制作方法形成的另一种字线结构的示意图。

图14显示为本发明的闪存单元结构的制作方法形成的第三种字线结构的示意图。

元件标号说明

11                     衬底

111                    源极线

112                    位线

12                     栅介质层

121                    绝缘层

13                     浮置栅极

14                     字线

S1～S7                 步骤

21                     衬底

211                    隔离沟槽

2111                   隔离层

2121                   第一源极线

2122                   第二源极线

2131                   第一位线

2132                   第二位线

22                     栅介质层

23                     浮栅导电层

231                    第一开口

232                    第二开口

2331                   第一浮栅导电层

2332                   第二浮栅导电层

2341                   第一绝缘层

2342                   第二绝缘层

235                    隔离侧墙

24                     第一掩膜层

25                     抗反射层

26                     第一光刻胶层

27                     第二光刻胶层

28                     字线导电层

281                    字线开口

282                    字线

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，显示为一种闪存单元的剖面结构示意图，该单元包括衬底11、源极线111、位线112、栅介质层12、浮置栅极13、绝缘层121及字线14。因图1的闪存单元中共用一个源极线，其结构尺寸较大，集成的闪存芯片微缩困难，因此闪存单元集成的闪存芯片的尺寸较大。针对该问题，本发明通过新的工艺流程设计对其进行改善。下面通过具体的实施例来说明本发明的技术方案。

实施例一

本实施例提供一种闪存单元结构的制作方法，请参阅图2，显示为该闪存单元结构的制作方法的流程图，包括以下步骤：

S1：提供一衬底，自下而上依次形成栅介质层、浮栅导电层及第一掩膜层于所述衬底上；

S2：形成隔离沟槽，所述隔离沟槽在垂直方向上贯穿所述第一掩膜层、所述浮栅导电层及所述栅介质层，并延伸进所述衬底中；

S3：形成隔离层于所述隔离沟槽中，并形成第一开口及第二开口于所述第一掩膜层中，所述第一开口与所述第二开口位于所述隔离层的相对两侧并暴露出所述隔离层的侧壁；

S4：形成第一绝缘层于所述第一开口的底部，形成第二绝缘层于所述第二开口的底部；

S5：去除所述第一掩膜层，并去除所述浮栅导电层未被所述第一绝缘层及所述第二绝缘层遮挡的部分以得到位于所述隔离层相对两侧的第一浮栅导电层与第二浮栅导电层；

S6：形成覆盖所述第一绝缘层、所述第二绝缘层及所述隔离层的字线导电层，并图案化所述字线导电层以得到至少两条字线；

S7：形成第一源极线与第二源极线于所述衬底中，所述第一源极线与所述第二源极线位于所述隔离层的相对两侧并与所述隔离层的侧壁接触。

首先请参阅图3至图5，执行所述步骤S1及所述步骤S2：提供一衬底21，自下而上依次形成栅介质层22、浮栅导电层23及第一掩膜层24于所述衬底21上；形成隔离沟槽211，所述隔离沟槽211在垂直方向上贯穿所述第一掩膜层24、所述浮栅导电层23及所述栅介质层22，并延伸进所述衬底21中。

具体的，形成所述栅介质层22的方法包括化学气相沉积法及热氧化法中的一种或其他适合的方法；形成所述浮栅导电层23的方法包括化学气相沉积法或其他适合的方法；形成所述第一掩膜层24的方法包括化学气相沉积法或其他适合的方法，其中所述栅介质层22的材质可包括氧化硅，所述浮栅导电层的材质可包括多晶硅，所述第一掩膜层的材质可包括氮化硅。

作为示例，形成所述隔离沟槽211包括以下步骤：

如图3所示，自下而上依次形成抗反射层25及第一光刻胶层26于所述第一掩膜层24上，并图案化第一光刻胶层26以得到定义所述隔离沟槽的开口图形。所述抗反射层25包括有机抗反射层及无机抗反射层中的一种，也可以是其他适合的抗反射层。形成所述抗反射层25的方法包括旋涂法或其他适合的方法；形成所述第一光刻胶层26的方法包括旋涂法或其他适合的方法。

如图4所示，基于图案化的所述第一光刻胶层26依次图案化所述抗反射层25及所述第一掩膜层24，并基于图案化的所述第一掩膜层24依次刻蚀所述浮栅导电层23、所述栅介质层22及所述衬底21以形成所述隔离沟槽211，且所述隔离沟槽211的底部位于所述衬底21中。其中，图案化所述第一掩膜层24、刻蚀所述浮栅导电层、刻蚀所述栅介质层22及刻蚀所述衬底21的方法包括干法刻蚀或者其他适合方法。

具体的，如图5所示，依次去除所述第一光刻胶层26及所述抗反射层25。

具体的，去除所述抗反射层25后还需要对所述第一掩膜层24的上表面进行湿法清洗，以去除所述第一掩膜层24表面的所述抗反射层25的残留及其他污染物。

然后请参阅图6至图8，执行所述步骤S3：形成隔离层2111于所述隔离沟槽211中，并形成第一开口231及第二开口232于所述第一掩膜层24中，所述第一开口231与所述第二开口232位于所述隔离层2111的相对两侧并暴露出所述隔离层2111的侧壁。

作为示例，形成所述隔离层2111的方法包括化学气相沉积法或其他适合方法。

具体的，如图6所述，形成所述隔离层2111于所述隔离沟槽211中，且于形成所述隔离层2111后还需要去除所述第一掩膜层24上表面的所述隔离层2111，其中，去除所述第一掩膜层24上表面的所述隔离层2111的方法包括化学机械研磨法或其他适合方法。

作为示例，形成所述第一开口231及所述第二开口232于所述第一掩膜层24中包括以下步骤：

如图7所示，形成第二光刻胶层27于所述第一掩膜层24上，并图案化所述第二光刻胶层27，其中，形成所述第二光刻胶层27的方法包括旋涂法或其他适合方法。

如图8所示，基于图案化的所述第二光刻胶层27刻蚀所述第一掩膜层24，并保留所述隔离层2111，直至暴露出所述浮栅导电层23以形成所述第一开口231及所述第二开口232。其中，去除所述第一掩膜层24的方法包括湿法刻蚀法或其他适合方法。

具体的，所述第一开口231与所述第二开口232的开口方向垂直向上。也即，所述第一开口231的侧壁垂直于所述第一开口231的底面，所述第二开口232的侧壁垂直于所述第二开口232的底面。

作为示例，所述第一开口231的底面与所述第二开口232的底面均显露所述浮栅导电层23。

然后请参阅图9，执行所述步骤S4：形成第一绝缘层2341于所述第一开口231的底部，形成第二绝缘层2342于所述第二开口232的底部。

具体的，于所述第一开口231的底部形成所述第一绝缘层2341的方法包括硅局部氧化隔离法(Local Oxidation of Silicon，简称LOCOS)或其他适合方法；于所述第二开口232的底部形成所述第二绝缘层2342的方法包括LOCOS或其他适合方法。

然后请参阅图10，执行所述步骤S5：去除所述第一掩膜层24，并去除所述浮栅导电层23未被所述第一绝缘层2341及所述第二绝缘层2342遮挡的部分以得到位于所述隔离层211相对两侧的第一浮栅导电层2331与第二浮栅导电层2332。

具体的，去除所述第一掩膜层24的方法包括湿法刻蚀法或其他适合方法。

具体的，采用自对准工艺或其他适合方法去除所述浮栅导电层23未被所述第一绝缘层2341及所述第二绝缘层2342遮挡的部分。

再请参阅图11至图14，执行所述步骤S6及所述步骤S7：形成覆盖所述第一绝缘层2341、所述第二绝缘层2342及所述隔离层2111的字线导电层28，并图案化所述字线导电层28以得到至少两条字线282；形成第一源极线2121与第二源极线2122于所述衬底21中，所述第一源极线2121与所述第二源极线2122位于所述隔离层2111的相对两侧并与所述隔离层2111的侧壁接触。

具体的，如图11所示，还包括形成隔离侧墙235的步骤，所述隔离侧墙235位于所述第一浮栅导电层2331远离所述隔离层2111的一侧面及所述第二浮栅导电层2332远离所述隔离层2111的一侧面，所述字线导电层28还覆盖所述隔离侧墙235的侧面。

具体的，形成所述隔离侧墙235的方法包括热氧化法或其他适合方法。

具体的，采用化学气相沉积法或其他适合方法形成所述字线导电层28，本实施例中，所述字线导电层28还覆盖所述隔离侧墙235。

作为示例，以图形化的光刻胶层(未图示)为掩膜层通过离子注入以及去胶后的退火形成所述第一源极线2121和所述第二源极线2122。本实施例中，以覆盖于所述字线导电层28、所述栅介质层22及所述衬底21表层的图形化的光刻胶层为掩膜层，向所述衬底21中注入进行离子注入并去胶后进行退火以形成所述第一源极线2121及所述第二源极线2122。其中，所述第一源极线2121及所述第二源极线2122位于所述字线导电层28的横向边缘(未图示)。

作为示例，还包括形成第一位线2131与第二位线2132于所述衬底21中的步骤，所述第一位线2131与所述第一源极线2121位于所述隔离层2111的同侧且间隔设置，所述第二位线2132与所述第二源极线2122位于所述隔离层2111的同侧且相距间隔设置。

作为示例，所述第一位线2131及所述第二位线2132的形成方式可与所述第一源极线及所述第二源极线2122的形成方式相同，即以图形化的光刻胶层为掩膜层通过离子注入以及去胶后的退火形成所述第一位线2131和所述第二位线2132，其中，所述第一位线2131与所述第二位线2132同步形成，所述第一源极线2121及所述第二源极线2122同步形成，位线与源极线可先后形成。

作为示例，如图12所示，图案化所述字线导电层28以得到至少两条字线包括：形成字线开口281于所述字线导电层28中，所述字线开口281同时暴露所述第一绝缘层2341、所述隔离层2111及所述第二绝缘层2342。

作为示例，如图13所示，在另一实施例中，图案化所述字线导电层28以得到至少两条字线包括：形成至少两个所述字线开口281于所述字线导电层28中，一所述字线开口281暴露出所述第一绝缘层2341，另一所述字线开口281暴露出所述第二绝缘层2342。

作为示例，在又一实施例中，图案化所述字线导电层28以得到至少两条字线包括：形成至少三个所述字线开口281于所述字线导电层28中，其中三个所述字线开口281分别暴露出所述第一绝缘层2341、所述隔离层2111及所述第二绝缘层2342。

本实施例的一种闪存单元的制作方法通过对制作闪存单元的工艺步骤进行重新设计，于所述衬底21中形成所述隔离沟槽211，于所述隔离沟槽211中填充所述隔离层2111，并于所述隔离层2111的两侧注入掺杂粒子以形成独立的所述第一源极线2121及独立的所述第二源极线2122。

实施例二

本实施例中提供一种闪存单元结构，请参阅图12至图14，显示为该结构剖面结构示意图的三种情况，包括衬底21、隔离层2111、栅介质层22、第一浮栅导电层2331、第二浮栅导电层2332、第一绝缘层2341、第二绝缘层2342、第一源极线2121、第二源极线2122及字线导电层28，其中，所述隔离层211的底部嵌于所述衬底21中，且所述隔离层2111的顶面高于所述衬底21的顶面；所述栅介质层22位于所述衬底21的上表面；所述第一浮栅导电层2331与所述第二浮栅导电层2332位于所述栅介质层22上并分布于所述隔离层2111的相对两侧，且所述第一浮栅导电层2331与所述第二浮栅导电层2332分别与所述隔离层2111的两侧壁接触；所述第一绝缘层2341与所述第二绝缘层2342分别位于所述第一浮栅导电层2331与所述第二浮栅导电层2332上；所述第一源极线2121与所述第二源极线2122位于所述衬底21中并分布于所述隔离层2111的相对两侧，且所述第一源极线2121与所述第二源极线2122分别与所述隔离层2111的两侧壁接触；所述字线导电层28包括至少两条字线282，至少一所述字线与所述第一绝缘层2341接触，至少一所述字线与所述第二绝缘层2342接触。

作为示例，所述第一浮栅导电层2331及所述第二浮栅导电层2332远离所述隔离层的一侧面均设有所述隔离侧墙235，所述字线导电层28还覆盖所述隔离侧墙235。

作为示例，所述第一绝缘层2341包括LOCOS氧化层或者其他合适的隔离层，所述第二绝缘层2342包括LOCOS氧化层或者其他合适的隔离层。

作为示例，所述闪存单元结构还包括位于所述衬底中的第一位线2131与第二位线2132，所述第一位线2131与所述第一源极线2121位于所述隔离层2111的同侧且间隔设置，所述第二位线2132与所述第二源极线2122位于所述隔离层2111的同侧且间隔设置。

具体的，所述字线导电层28还延伸至所述第一位线2131与所述第二位线2132的上方。

作为示例，所述第一浮栅导电层2341及所述第二浮栅导电层2342分别由不同的所述字线282控制。本实施例中，通过不同的所述字线282分别控制所述第一浮栅导电层2341及所述第二浮栅导电层2342，以提高空间利用效率，并使所述闪存单元的尺寸得到缩小，通过所述字线282、所述第一源极线2121、所述第二源极线、所述第一位线2131及所述第二位线2132电压值的配合，更好的控制闪存芯片中信息的写入及擦除。

本实施例的闪存单元结构，于所述衬底21上设置所述隔离层211使源极线被隔成独立的所述第一源极线2121与所述第二源极线2122，再使所述字线282分别单独控制所述第一浮栅导电层2331及所述第二浮栅导电层2332，以提高空间利用效率，使所述闪存单元的存储效果提升，并使所述闪存单元的尺寸得到缩小。

综上所述，本发明的一种闪存单元结构及其制作方法通过对闪存单元结构及制作方法的重新设计，于衬底中形成一隔离源极线的隔离层，使源极线成为独立的第一源极线及第二源极线，再于所述字线导电层上形成字线开口，使形成的字线分别单独控制第一浮栅导电层和第二浮栅导电层，以提高空间利用效率，使闪存单元的尺寸减小，以达到同等容量时缩小闪存芯片的目的，同时使闪存单元的存储效果提升。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。