输出脉宽可调的倍频电路及芯片

技术领域

本发明是关于集成电路领域，特别是关于一种输出脉宽可调的倍频电路及芯片。

背景技术

属于模拟集成电路领域的频率综合器或者时钟发生器中，通常为了提高环路带宽、降低带内噪声的影响以及降低DSM（Δ-Σ调制器）量化噪声的影响，而需要更高频率的晶振频率，但是高输出频率的晶振意味着更高的成本，因此采用二倍频电路以便提高输入的晶振频率，成为常见的一种处理方式。然而，这里将面临一大难点，在确保二倍频输入信号占空比为50%的前提下，也要确保二倍频电路能够输出精确的二倍频信号，即二倍频的输出频谱中的晶振频率的基波和三次谐波成分要足够小，否则会增加系统输出的参考杂散和恶化系统线性度等。

如图1所示，传统的二倍频电路是把处理后的50%占空比的时钟信号经过一个延时模块101后，再与原50%占空比时钟信号进行异或逻辑102处理来得到二倍频时钟信号。但是这种方法没能有效地处理时钟信号的上升沿和下降沿失配的问题，从而极大地影响了二倍频电路输出的频率精度，继而导致系统性能的恶化。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种输出脉宽可调的倍频电路及芯片，其能够有效地处理晶振时钟信号的上升沿和下降沿失配的问题，从而极大地提高倍频电路输出的频率精度。

为实现上述目的，本发明的实施例提供了一种输出脉宽可调的倍频电路，其特征在于，包括：缓冲器、延时可调分频单元以及逻辑电路。

所述缓冲器的输入端用于接收输入信号，所述缓冲器的第一输出端和第二输出端用于输出一组差分时钟信号；所述延时可调分频单元的输入端用于接收倍频电路输出的倍频信号，所述延时可调分频单元的第一输出端和第二输出端用于输出另一组差分时钟信号，所述延时可调分频单元能够对两组差分时钟信号之间的延时时间进行调节；所述逻辑电路的输入端用于接收两组差分时钟信号，所述逻辑电路的输出端基于对两组差分时钟信号的逻辑运算而输出倍频信号。

在本发明的一个或多个实施例中，所述延时可调分频单元包括可调延时缓冲器和分频器，所述可调延时缓冲器的输入端用于接收倍频信号，所述可调延时缓冲器的输出端用于输出延时信号，所述分频器的输入端用于接收延时信号，所述分频器的输出端用于输出一组对应的差分时钟信号。

在本发明的一个或多个实施例中，所述逻辑电路包括第一与非门、第二与非门和第三与非门，所述第一与非门的第一输入端和第二输入端分别用于接收一组差分时钟信号中的一个单端时钟信号和另一组差分时钟信号中的一个单端时钟信号，所述第二与非门的第一输入端和第二输入端分别用于接收一组差分时钟信号中的另一个单端时钟信号和另一组差分时钟信号中的另一个单端时钟信号，所述第三与非门的第一输入端和第二输入端分别与第一与非门的输出端和第二与非门的输出端相连，所述第三与非门的输出端用于输出倍频信号。

在本发明的一个或多个实施例中，所述可调延时缓冲器包括多级级联反相器。

在本发明的一个或多个实施例中，所述分频器为除二分频器。

本发明还公开了一种芯片，包括所述的输出脉宽可调的倍频电路。

本发明还公开了一种芯片，包括依次相连的占空比校准电路、所述的输出脉宽可调的倍频电路以及锁相环。

与现有技术相比，根据本实施例的输出脉宽可调的倍频电路，通过缓冲器输出一组差分时钟信号，使得一组差分时钟信号的上升沿和下降沿之间实现较好的匹配；根据实际工作的晶振频率，可通过调节延时可调分频单元来实现倍频电路输出脉宽的调节。本发明有效地抑制了因输入信号上升沿和下降沿的失配而引起的输出频率精确度问题，降低了其对锁相环系统应用中线性度的影响以及晶振频率下的参考杂散。

附图说明

图1是根据现有技术的二倍频电路的电路原理图。

图2是根据本发明一实施例的输出脉宽可调的倍频电路的电路原理图。

图3是根据本发明一实施例的输出脉宽可调的倍频电路的对应的波形图。

图4是根据本发明一实施例的芯片的系统图。

具体实施方式

下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件，或与另一元件“相连”，或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

下面结合附图和实施例对本发明进一步说明。

如图2所示，一种输出脉宽可调的倍频电路，包括：缓冲器10、延时可调分频单元以及逻辑电路。

缓冲器10的输入端用于接收输入信号clkin，缓冲器10的第一输出端和第二输出端用于输出一组差分时钟信号clkp、clkn。在本实施例中，缓冲器10的第一输出端为正输出端以输出时钟信号clkp，缓冲器10的第二输出端为负输出端以输出时钟信号clkn。在其他实施例中，缓冲器10的第一输出端为负输出端，缓冲器10的第二输出端为正输出端。

通过缓冲器10将单端输入信号clkin转换成差分时钟信号clkp、clkn，且如图3所示，差分时钟信号clkp、clkn的上升沿和下降沿均能实现较好的匹配。

延时可调分频单元的输入端用于接收倍频电路输出的倍频信号clkout，延时可调分频单元的第一输出端和第二输出端用于输出另一组差分时钟信号clk_q、clk_qb，延时可调分频单元能够对两组差分时钟信号之间的延时时间进行调节。

在本实施例中，延时可调分频单元包括可调延时缓冲器50和分频器60，在本实施例中，分频器60为除二分频器，在其他实施例中，分频器60可以为其他结构的分频器。可调延时缓冲器50的输入端用于接收倍频信号clkout，可调延时缓冲器50的输出端用于输出延时信号，分频器60的输入端用于接收延时信号，分频器60的输出端用于输出一组对应的差分时钟信号clk_q、clk_qb。可调延时缓冲器50可以采用多级级联反相器的方式组成，通过控制反相器工作的数量以调节可调延时缓冲器50的延时时间。在其他实施例中，可调延时缓冲器50也可以采用其他多种具有延时调节功能的缓冲器实现。另外，分频器60也可以采用其他电路来实现。

在本实施例中，倍频电路输出的倍频信号clkout经过可调延时缓冲器50和分频器60组成的回路产生输入到逻辑电路的差分时钟信号clk_q、clk_qb。

逻辑电路的输入端用于接收两组差分时钟信号clkp、clkn和clk_q、clk_qb，逻辑电路的输出端基于对两组差分时钟信号clkp、clkn和clk_q、clk_qb的逻辑运算而输出倍频信号clkout。

在本实施例中，逻辑电路包括第一与非门20、第二与非门30和第三与非门40。第一与非门20的第一输入端和第二输入端分别用于接收一组差分时钟信号中的一个单端时钟信号和另一组差分时钟信号中的一个单端时钟信号。第二与非门30的第一输入端和第二输入端分别用于接收一组差分时钟信号中的另一个单端时钟信号和另一组差分时钟信号中的另一个单端时钟信号。

具体的，第一与非门20的第一输入端用于接收一组差分时钟信号中的单端时钟信号clkp，第一与非门20的第二输入端用于接收另一组差分时钟信号中的单端时钟信号clk_qb；第二与非门30的第一输入端用于接收一组差分时钟信号中的单端时钟信号clkn，第二与非门30的第二输入端用于接收另一组差分时钟信号中的单端时钟信号clk_q。在其他实施例中，第一与非门20的第一输入端和第二输入端可以进行调换，第二与非门30的第一输入端和第二输入端可以进行调换。

第三与非门40的第一输入端和第二输入端分别与第一与非门20的输出端和第二与非门30的输出端相连，第三与非门40的输出端用于输出倍频信号。具体的，第三与非门40的第一输入端与第一与非门20的输出端相连以接收信号clk_a，第三与非门40的第二输入端与第二与非门30的输出端相连以接收信号clk_b。在其他实施例中，第三与非门40的第一输入端与第二与非门30的输出端相连，第三与非门40的第二输入端与第一与非门20的输出端相连。

结合图2和图3所示，在本实施例中，一组差分时钟信号clkp、clkn与经过延时时间Δt后的另一组差分时钟信号clk_q、clk_qb进行与非处理，而延时时间Δt主要由第一与非门20、第二与非门30、第三与非门40、可调延时缓冲器50和分频器60的信号传输延时组成。若延时时间Δt正好等于四分之一的输入信号clkin的周期（输入信号clkin的周期等于差分时钟信号clkp、clkn的周期），即延时了90°相位，则第一与非门20和第二与非门30输出的信号clk_a、clk_b的波形的占空比分别是25%和75%，且信号clk_b相对于信号clk_a延时了半个输入信号clkin的周期，而信号clk_a、clk_b经过第三与非门40后，得到精确二倍频的倍频信号clkout，且此信号输出脉宽等于半个倍频信号clkout的周期（即50%占空比）。

需要注意的是，可根据输出脉宽的需要调节可调延时缓冲器50，也就是调节延时时间Δt的大小。根据不同的输入频率范围，可以设置不同的可调延时缓冲器参数，也可以设计成足够大的延时调节范围。另外，根据输入信号clkin的输入频率范围，分频器60可以设计成尽量覆盖所有频段，这样能够尽可能满足宽范围的输入频率。另一个需要注意的是，在符合本发明的技术方案和工作原理下，并不限制一种可调延时缓冲器和除二分频器的电路架构，可用多种电路架构实现方式。

本发明还公开了一种芯片，包括上述的输出脉宽可调的倍频电路。

如图4所示，本发明还公开了一种芯片，包括依次相连的占空比校准电路DCC、上述的输出脉宽可调的倍频电路reference clk doubler以及锁相环PLL。

通常在锁相环PLL应用系统中，综合考虑增加环路带宽、降低带内噪声、降低DSM量化噪声的影响和降低晶振使用成本下，通常会采用图4的方案，即晶振时钟信号fref经过占空比校准电路DCC产生50%占空比的输入信号clkin，继而传输给倍频电路reference clkdoubler，然后再产生精确的倍频信号clkout，最后传输给PLL以作为鉴相鉴频器的二倍频输入参考时钟。

在上述应用中，本申请的可调输出脉宽的倍频电路产生的精确的倍频信号，对增加环路带宽、降低带内噪声等锁相环系统性能起到了至关重要的作用，降低了其对锁相环系统应用中线性度的影响以及晶振频率下的参考杂散，同时也降低了芯片使用成本。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。