半导体存储器元件、集成电路芯片以及制造垂直存储器结构的方法

技术领域

本申请案主张于2021年10月06日申请的美国临时专利申请第63/253,000号的优先权，所述申请案的内容以全文引用的方式并入本发明中。

本发明是关于三维(three-dimensional；3D)存储器元件，以及3D NOR及3D NAND存储器元件的整合。

背景技术

由于集成电路中的元件的临界尺寸缩小至公用存储器单元技术的极限，因此设计者一直在寻找堆叠多个存储器单元平面的技术以实现更大存储容量且降低每一位元的成本。近年来，已开发出三维堆叠存储器，其包含垂直堆叠存储器单元。此三维堆叠存储器的实例包含三维堆叠NAND快闪存储器及三维堆叠NOR存储器。

大体而言，NOR存储器允许相对快速读取、随机存取时间、可靠的程序码存储以及易于使用(例如，相较于NAND存储器)。在实例中，NOR存储器可适用于现场执行的应用程序、BIOS以及固件应用程序。另一方面，NAND存储器通常以相对较快的写入操作(例如，逐页写入)及擦除操作(例如，按区块擦除)、相对较低的每一位元成本及相对较高的密度(例如，相较于NOR存储器)为特征。在实例中，NAND存储器可适用于数据存储应用。因此，元件可使用NOR存储器以进行相对快速启动及随机存取编码，且可使用NAND存储器以进行高密度及高容量的数据存储。

期望提供具有NAND及NOR存储器两者的优势的三维堆叠集成电路存储器的技术。举例而言，期望提供在同一集成电路存储器芯片中共同整合3D NOR及3D NAND存储器的技术。

发明内容

本公开的一实施例提供一种存储器元件。存储器元件包括基底。多个字线层设置在基底上方。垂直NOR行阵列在多个字线层的第一区域中。垂直NOR行阵列中的每一垂直NOR行包含第一导电柱及第二导电柱。每一垂直NOR行包括以NOR组态配置的第一多个存储器单元，其形成于多个字线层中的字线层与第一导电柱及第二导电柱的交叉点处。垂直NAND行阵列在多个字线层的第二区域中。垂直NAND行阵列中的每一垂直NAND行包含存储器柱。每一垂直NAND行包括以NAND组态配置的第二多个存储器单元，其形成于多个字线层中的字线层与存储器柱的交叉点处。

本公开的一实施例包括一种集成电路(Integrated Circuit；IC)芯片。集成电路(IC)芯片包括基底。三维(3D)NOR具有设置于基底上方的第一字线。具有第二字线的3DNAND设置于基底上方。第一字线层及第二字线层为同一图案化层的部分。在另一实例中，第一字线层及第二字线层安置于同一水平面。

本公开的一实施例包括制造垂直存储器结构的方法。所述方法包括在基底上形成覆盖区域的交替的绝缘层与牺牲层。覆盖区域的交替的绝缘层与牺牲层被分隔。形成交替的绝缘层与牺牲层的第一堆叠以及交替的绝缘层与牺牲层的第二堆叠。在第一堆叠内形成垂直NOR存储器阵列及在第二堆叠内形成垂直NAND存储器阵列。用字线材料替换第一堆叠的牺牲材料及第二堆叠的牺牲材料。施加至第一堆叠及第二堆叠的许多处理步骤可在本发明中所描述的技术中共用，以用于复杂存储器元件的有效制造。

在审阅以下图式、详细描述以及随附的权利要求书之后可见本发明的其他情况及优势。

附图说明

图1为包括形成于同一基底上的两个垂直存储器结构的半导体存储器元件。

图2A为图1的半导体存储器元件的NOR存储器的放大图。

图2B及图2C示出图2A的NOR存储器的存储器通道。

图2C1示出图1、图2A以及图2B的NOR存储器单元的操作。

图2D为如图1及图2A至图2C中所示出实施的NOR存储器单元阵列的示意性电路图。

图2E及图2F更详细地示出图1的NOR存储器的区段，其中所述区段包含存取NOR存储器下方的逻辑电路的穿孔互连件。

图2E1及图2F1示出图2E及图2F的区段的替代组态。

图2G示出延伸穿过图1的NOR存储器的交替的字线层与绝缘层的堆叠的第一垂直开口、第二垂直开口以及第三垂直开口。

图3A为图1的半导体存储器元件的NAND存储器的放大图。

图3B为形成在图3A的NAND存储器中的存储器单元的横截面。

图3C为如图1、图3A以及图3B中所示出实施的NAND存储器单元阵列的示意性电路图。

图3D示出图1、图3A、图3B以及图3C的NAND存储器单元的操作。

图4A、图4B1、图4B2、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4J1、图4K、图4L、图4M以及图4N示出可用以制造图1至图3D的半导体存储器元件100的制造工艺阶段。

图5示出图1的半导体存储器元件，其中NOR存储器下方的导电层的第一区段及NAND存储器下方的导电层的第二区段实体分离。

图6A示出其中图1的半导体存储器元件用于“存储器内计算”(compute inmemory；CIM)应用的实例。

图6B示出包含图1至图6A的半导体存储器元件的实例系统，其中半导体存储器元件用于CIM应用。

图7示出包含图1至图6B的半导体存储器元件的系统，其中主机与半导体存储器元件直接通信(例如，通过绕过随机存取存储器(Random Access Memory；RAM))，且其中半导体存储器元件可实施“现场执行”(execute in place；XIP)功能。

附图标记说明

100：半导体存储器元件

101：基底

102：NOR存储器结构/垂直存储器结构

103、153：逻辑电路

104、154：字线层

105、155、190、477a、477b：堆叠

106、156：绝缘层

107、157：字线接触件

108：接触件

109a、109b、109c、159a、159b、405、406、408、409、502：垂直开口/缝隙

111：虚拟栅极接触件/层

120：介电层

143：导电结构

144：虚拟单元

152：NAND存储器结构/垂直存储器结构

161a、161b：互连件

169、219：穿孔互连件/互连件

183：源极线结构/SL结构

191、191a、191b、191c：导电层

192a、192b：介电层

193：缓冲层

195：金属化层

200、200a、300、300a：区段

203：箭头

204：第一导电柱

205：第二导电柱

208、308：数据存储结构

209、309：通道层

211：绝缘填充层

215、216、315：接触插塞

220、220a、220b、220c、320、320a、320b、320c：存储器单元

223：绝缘材料层

229、420：绝缘材料

235：互连结构

311：介电核心

375a、375b：存储器区块

377a、377b：存储器柱

402、404、454：牺牲层

403a：第一堆叠/堆叠

403b：第二堆叠/堆叠

407：区

417：光刻胶层

428：蚀刻终止层

443、464、474、483：空隙

600：系统

620、720：主机

622、722：随机存储器存取存储器

A-A、B-B：线

BL1、BL2、BLi、BLn、BL(n+1)：位线

D1、D2、D3、D4、DS1、DS2、DS3：直径

O：输出

S/D 221a、S/D 221b：接触件

SLn、SL(n+1)：源极线

SSL：字串选择线

Vpass：导通电压

Vread：读取电压

W1、W2、……WM：权数

Wli、WL(i)m、WL(i)(m+1)：字线

X：第一方向

X1、X2、……XM：输入

Y：第二方向

Z：方向

具体实施方式

参考以下图式提供本发明的实施例的详细描述。

图1示出包括形成于同一基底101上的具有不同存取架构(例如，NOR及NAND)的两个垂直存储器结构102及垂直存储器结构152的半导体存储器元件100。垂直存储器结构102及垂直存储器结构152中的每一者包括对应的多个存储器单元。举例而言，垂直存储器结构102的存储器单元是以NOR组态配置，且因此垂直存储器结构102亦称为3D NOR存储器结构102，或简称为NOR存储器结构102。在实例中，垂直存储器结构152的存储器单元是以NAND组态配置，且因此垂直存储器结构152亦称为3D NAND存储器结构152，或简称为NAND存储器结构152。在实例中，半导体存储器元件100为存储器芯片，诸如集成电路(IC)存储器芯片。

如所论述，NOR存储器结构102包括在基底101上方的交替的绝缘层106与字线层104的堆叠105。在实例中，字线层104包括导电材料，诸如钨或可用于3D存储器阵列的字线的其他合适的导电材料。NAND存储器结构152包括交替的绝缘层156与字线层154的堆叠155。NAND存储器结构152中的字线层154可为与NOR存储器结构中的字线层104相同的字线材料图案化层的部分。

包括多个有源元件(诸如，晶体管)的逻辑电路103安置在NOR存储器结构102下方，例如在NOR存储器结构102与基底101之间。

包括多个有源元件(诸如，晶体管)的逻辑电路153安置在NAND存储器结构152下方，例如在NAND存储器结构152与基底101之间。

在一个实例中，逻辑电路103及逻辑电路153包括互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)电路，其可用于控制NOR存储器结构102及NAND存储器结构152的一或多个操作。因此，图1为“阵列下CMOS”(CMOS under array；CUA)架构的实例，其中包括CMOS控制电路的逻辑电路103安置于NOR存储器结构102的存储器阵列下方。然而，本公开的原理不限于此类特定架构。举例而言，本公开的原理亦可用于形成共同整合3D NOR存储器及3D NAND存储器的存储器元件，其中3D NOR及/或3D NAND使用“阵列附近CMOS”(CMOS near array；CNA)架构，其中CMOS逻辑电路安置于存储器阵列的一侧上。

图2A为NOR存储器结构102的放大图，说明NOR存储器结构102的各种细节。图2B及图2C中进一步详细地示出NOR存储器结构102的区段200，其包含通道层209。图2C为在图2B的线A-A处截取的横截面。图2A中图示的右侧设置在如图1所示的单一集成电路上的NOR存储器结构以及NAND存储器结构之间。在图2A所示的实施例中，NOR存储器结构的阶梯结构的右侧与图3A所示的NAND存储器结构的阶梯结构的左侧连续。

参考图1、图2A、图2B以及图2C，交替的绝缘层106与字线层104的堆叠105包含区段200中的垂直开口。区段200中的垂直开口延伸穿过交替的绝缘层106与字线层104的堆叠105。区段200中的垂直开口的侧壁表面由交替的绝缘层106与字线层104的堆叠105构成。区段200的垂直开口可具有圆形水平横截面，如图2C的实例中所示出。在其他实施例中，垂直开口可具有椭圆或其他形状的水平横截面。现参考图2B及图2C，安置于区段200中的垂直开口中的结构包含在区段200的垂直开口的第一侧内部及第一侧上的第一导电柱204，以及在区段200的垂直开口的第二侧内部及第二侧上的第二导电柱205。第一导电柱204及第二导电柱205自区段200的垂直开口的顶部延伸至区段200的垂直开口的底部，且通过绝缘填充层211彼此分隔开。

如图2B及图2C中所示出，安置于区段200中的垂直开口中的结构包含数据存储结构208，诸如使用所谓的SONOS、BE-SONOS以及相关技术来实施的介电电荷存储结构。NOR存储器结构102的数据存储结构208在区段200的垂直开口内在Z方向上延伸。NOR存储器结构102的数据存储结构208可包含具有隧穿层、电荷捕获层以及阻挡层的多层介电质。隧穿层可包括氧化硅或氧化硅/氮化硅组合(例如，氧化物/氮化物/氧化物或ONO)。电荷捕获层可包括氮化硅或能够捕获电荷的其他材料。阻挡层包括氧化硅、氧化铝及/或此类材料的组合。如上文所论述，数据存储结构208(隧穿层/电荷捕获层/阻挡层)可具有任何不同的材料组合。在一些实例中，使用具有多晶硅电荷捕获层的浮动栅极来实施数据存储结构208。NOR存储器结构102的区段200中的数据存储结构208存储个别NOR存储器单元的电荷。参考图2B及图2C，描述NOR存储器结构102的存储器单元220。存储器单元220安置于区段200中的垂直开口与字线层104的相交点(交叉点)处。图2C在图2B的线A-A处截取的横截面中绘示存储器单元220。存储器单元220包含包围数据存储结构208的字线层104、通道层209、第一导电柱204以及第二导电柱205。在由通道层209包围且未由第一导电柱204、第二导电柱205占据的间隙中填充绝缘填充层211。

如图2B及图2C中所示出，通道层209安置于围绕区段200中的垂直开口的周边的数据存储结构208的内部表面上。通道层209在数据存储结构208与第一导电柱204之间。此外，通道层209在数据存储结构208与第二导电柱205之间。通道层209在围绕第一导电柱204与第二导电柱205之间的开口的周边的区中处于绝缘填充层211与数据存储结构208之间。在实例中，通道层209至少存在于字线层104的层级处。通道层209包括用于在存储器单元的操作期间进行电荷传输的半导体层，诸如多晶硅、锗或硅/锗。

如图2B及图2C中所见，字线层104构成NOR存储器结构102的字线。通道层209安置于沿着区段200的垂直开口的z方向延伸的数据存储结构208的内部表面上。通道层209在区段200中的垂直开口的第一侧上具有与第一导电柱204的接触件S/D 221a，及在区段200中的垂直开口的第二侧上具有与第二导电柱205的接触件S/D 221b。如图2C中所绘示，第一导电柱204及第二导电柱205充当存储器单元220的源极/漏极端子。

如图2C中所绘示，通道区是在NOR存储器结构102的存储器单元220的通道层209内。通道区围绕区段200中的垂直开口的周边延伸。箭头203指示接触件S/D 221a及接触件S/D 221b处的源极/漏极端子(第一导电柱204/第二导电柱205)之间的通道区内的电流路径。因此，存储器单元220具有垂直于导电柱204、导电柱205的方向的水平通道。存储器单元在NOR组态中沿着区段200的垂直开口的z方向安置于一行中。区段200的同一垂直开口中的存储器单元在第一导电柱204与第二导电柱205之间并行地电连接。

NOR存储器结构102的存储器单元可为介电质电荷捕获存储器单元，其中电荷捕获于源极及漏极端子(第一导电柱204/第二导电柱205)之间的通道层209上方代表数据的存储器单元220处的数据存储结构208中。存储器单元的栅极由对应字线的字线层104形成。

图2C1示出NOR存储器单元的操作。举例而言，在图2C1中示出及标记三个连续NOR存储器单元220a、存储器单元220b、存储器单元220c，其中三个连续NOR存储器单元220a、存储器单元220b、存储器单元220c在导电柱204、导电柱205(例如，其分别充当存储器单元的源极端子及漏极端子)之间并联耦接。假定在读取操作期间读取存储器单元220b。NOR存储器的通道层209的通道区为水平的，如相对于图2C所论述。读取电压施加至选定的存储器单元220b的字线层104，且断开未选定的存储器单元220a、存储器单元220c的通道区。取决于存储于存储器单元220b中的数据，电流可经由存储器单元220b的通道区自导电柱205传递至导电柱204(使用图式中的粗箭头示出的电流路径)，其可随后在读取操作期间经感测。

参考图1，多个介电层120安置于交替的绝缘层106与字线层104的堆叠105上方。导电柱204、导电柱205的至少上部区段延伸穿过介电层120中的至少一些。接触插塞215及接触插塞216(参见图2B)可穿过介电层120形成以分别连接导电柱204及导电柱205。上覆图案化导体被用于全域位线、源极线、字线以及支持存储器的操作的其他电路。

如在图2D中示意性地示出，多个位线(例如，BLn及BL(n+1))安置于各别接触插塞216上方且连接至各别接触插塞216。多个位线在与图2D中所示出的第一x方向上的多个字线(例如，WL(i)m及WL(i)(m+1))正交的第二方向(y方向)上延伸。第一X方向亦垂直于导电柱204、导电柱205延伸的Z方向。

多个源极线安置于各别接触插塞215上方且连接至各别接触插塞215。多个源极线在与第一方向(x方向)上的多个字线(例如，WL(i)m及WL(i)(m+1))正交的第二方向(y方向)上延伸。

图2D为如图1及图2A至图2C中所示出实施的NOR存储器单元阵列的示意性电路图。导电柱204、导电柱205耦接至源极线SLn及位线BLn、源极线SL(n+1)及位线BL(n+1)中的各别者。在每一层处，安置个别字线WL(例如，字线层104)且通过多个导电柱(204、205)穿透。存储器单元安置于字线与导电柱(204、205)的交叉点处，且以NOR组态配置。

举例而言，字线WL(i)m及字线WL(i)(m+1)的堆叠与交替的绝缘层交错(未示出)。第一存储器单元形成于字线WL(i)m与源极线SLn及位线BLn的交叉点处。第二存储器单元形成于字线WL(i)(m+1)与源极线SLn及位线BLn的交叉点处。第一存储器单元及第二存储器单元并联耦接。

类似地，第三存储器单元形成于字线WL(i)m与源极线SL(n+1)及位线BL(n+1)的交叉点处。第四存储器单元形成于字线WL(i)(m+1)与源极线SL(n+1)及位线BL(n+1)的交叉点处。第三存储器单元及第四存储器单元并联耦接。类似地，四个存储器单元形成于WL(i+1)m及WL(i+1)(m+1)与对应的源极及位线的交叉点处，如图2D中所示出。

再次参考图1及图2A，NOR存储器结构102亦包含区段200a，所述区段200a包含例如自NOR存储器结构102的顶部存取逻辑电路103的穿孔互连件219。图2E及图2F示出图1的NOR存储器的区段200a的其他细节，其中区段200a包含存取NOR存储器结构102下方的逻辑电路103的穿孔互连件219。图2E1及图2F1示出图2E及图2F的区段200a的替代组态。图2F为在图2E的线B-B处截取的横截面。图2F1为在图2E1的线B-B处截取的横截面。

在实施例中，区段200a包含穿孔，所述穿孔为延伸穿过交替的绝缘层106与字线层104的堆叠105的垂直开口。包括导电材料(诸如，钨、铜、铝、金、银或另一合适的金属或金属合金，或非金属导电材料，诸如多晶硅)的通孔在区段200a的穿孔内形成穿孔互连件219。

在图2E及图2F的实例中，区段200a的穿孔互连件219由数据存储结构208、通道层209以及绝缘材料层223包围，所述绝缘材料层223将穿孔互连件219与通道层209分离。已相对于图2B及图2C进一步详细论述数据存储结构208及通道层209的组态。应注意存储器单元不形成于字线层104及穿孔互连件219的交叉点上。举例而言，穿孔互连件219通过绝缘材料层223与通道层209隔离。在实例中，穿孔互连件219用于存取安置于NOR存储器结构102下方的逻辑电路103。如所示出，穿孔互连件219经由一或多个金属化层，诸如金属化层195耦接至逻辑电路103。

在图2E1及图2F1的实例中，区段200a的穿孔互连件219由安置于区段200a的垂直开口中的绝缘材料层223包围。因此，不同于图2E及图2F，在图2E1及图2F1的实例中，数据存储结构208或通道层209不安置于区段200a的垂直开口内。换言之，虽然在图2E及图2F中区段200a的垂直开口包含在Z方向上延伸的数据存储结构208或通道层209，但此等层不存在于图2E1及图2F1的区段200a的垂直开口中。

图2G示出图1及图2A的NOR存储器结构102的一部分，且进一步示出延伸穿过图1的NOR存储器结构102的交替的字线层104及绝缘层106的堆叠105的第一垂直开口109a、第二垂直开口109b以及第三垂直开口109c。应注意，此等垂直开口亦在图1及图2A中示出，但图2G进一步详细示出此等垂直开口。

如图1、图2A以及图2G中所示出，交替的绝缘层106与字线层104的堆叠105下方为导电层191a、导电层191b、导电层191c，其亦统称为导电层191。此等导电层191a、导电层191b、导电层191c中的每一者在平行于基底101的对应水平面上延伸，如图2G中所示出。在实例中，导电层191包括导电材料，诸如多晶硅、钨或合适的金属或金属合金。尽管示出三个此类导电层191a、导电层191b、导电层191c，但可存在不同数目个此类导电层，诸如一个、两个、四个、五个或多于五个。

可注意到，导电层191存在于NOR存储器结构102及NAND存储器结构152的底部部分处。如本发明中稍后将论述但未在图1中示出，在NOR存储器结构102的底部部分处的导电层191a的第一区段可与NAND存储器结构152的底部部分处的导电层191a的第二区段电隔离；NOR存储器结构102的底部部分处的导电层191b的第一区段可与NAND存储器结构152的底部部分处的导电层191b的第二区段电隔离等。在一个实例中，此隔离可通过图案化第一区段及第二区段中的导电层191来达成，亦即，实体地隔离在NOR存储器结构102与NAND存储器结构152之间的区域中的两个区段(例如，在图5中示出，本发明稍后论述)。在另一实例中，此隔离亦可亦通过在第一区段与第二区段之间(例如，示出为图4B1中的区407，本发明中稍后论述)的导电层191的中间区段(例如，NOR存储器结构102与NAND存储器结构152之间的区域)中的离子注入来达成。

再次参考图2G，在实例中，导电层191a、导电层191b、导电层191c由介电层192a及介电层192b分离。举例而言，介电层192a在导电层191a与导电层191b之间，且介电层192b在导电层191b与导电层191c之间。介电层192a、介电层192b可包括诸如氧化硅及氮化硅等材料。

在实例中，NOR存储器结构102的垂直开口109a及垂直开口109b(参见图2G)延伸穿过NOR存储器结构102的交替的字线层104与绝缘层106的堆叠105，且亦延伸穿过导电层191a、导电层191b以及导电层191c中的一或多者。在图2G的实例中，垂直开口109a及垂直开口109b延伸穿过NOR存储器结构102的交替的字线层104与绝缘层106的堆叠105，且亦延伸穿过导电层191a及介电层192a，且结束于导电层191b上。如本发明中稍后将论述，垂直开口109a及垂直开口109b用于在字线材料沉积之前移除牺牲材料，且可不用于NOR存储器结构102的任何电气操作。因此，在实例中，垂直开口109a及垂直开口109b可用电气浮动导电材料、介电材料填充，或可保持未填充(例如，空气填充的空隙)。

仍参考图2G，在实施例中，垂直开口109c包含垂直地延伸穿过垂直开口109c的虚拟栅极接触件111。虚拟栅极接触件111电连接至区段200的底部处的虚拟单元144，如稍后所论述。虚拟栅极接触件111包括导电材料，诸如钨、铜、铝、金、银或另一合适的金属或金属合金；或非金属导电材料，诸如多晶硅。虚拟栅极接触件111通过绝缘材料229与垂直开口109c的侧壁分隔开，所述绝缘材料229可为例如合适的氧化物，诸如氧化硅。在图2G的实例中，虚拟栅极接触件111经由互连结构235(其可包含金属插塞)耦接至顶部金属化层。

如图2G中所示出，导电结构143(其可与导电层191的材料相同)与导电层191a、导电层191b以及导电层191c电互连。因此，NOR存储器结构102的底部部分处邻接于区段200的导电层191a、导电层191b、导电层191c经由导电结构143彼此电耦接。

如在图2G中用虚线示出，虚拟单元144形成于至少一个导电层191与通道层209的重叠区域处。与此虚拟单元144相邻的电耦接的至少一个导电层(例如导电层191a、导电层191b、导电层191c)作为此虚拟单元144的栅极。通过经由虚拟栅极接触件111将电压施加此虚拟单元144的栅极，此虚拟单元144的通道区电断开。在实施例中，虚拟单元144用于防止或减少内埋于导电层191中的NOR存储器结构102的区段200的部分中的泄漏电流，亦即防止或减少区段200的下部部分中的泄漏电流。

再次参考图1及图2A，在NOR存储器结构内的字线层104以步进或阶梯组态配置，使得字线接触件107可存取个别字线层104。阶梯接触区域位于堆叠105与堆叠155之间。举例而言，深蚀刻经由NOR存储器结构102进行以便形成字线接触件107，以将导电的字线层104连接至NOR存储器结构102上方的金属互连件。

亦在图1及图2A中示出连接至导电层191a的接触件108。如相对于图2G所论述，垂直开口109c内的虚拟栅极接触件111形成与导电层191的接触。在实例中，接触件108亦可充当虚拟栅极接触件以作为垂直开口109c内的虚拟栅极接触件111的替代或补充。在接触件108存在于NOR存储器结构102中的实例中，在垂直开口109c及/或互连结构235内的虚拟栅极接触件111(参见图2G)可不存在或可电气浮动，且垂直开口109c可用电气浮动导电材料或绝缘材料填充。在虚拟栅极接触件111存在于垂直开口109c内的另一实例中，图2A的接触件108可不存在于NOR存储器结构102中。因此，垂直开口109c内的虚拟栅极接触件111及接触件108中的至少一者或两者存在于NOR存储器结构102中，且充当虚拟单元144的虚拟栅极接触件(参见图2G)。

图3A为图1的半导体存储器元件100的NAND存储器结构152的放大图。图3B中进一步详细地示出NAND存储器结构152的区段300，其包含通道层309。图3B为在水平方向上穿过字线层154截取的存储器单元320(参见图3A)的横截面。

区段300为在Z方向上延伸穿过交替的字线层154与绝缘层156的堆叠155的存储器柱。NAND存储器结构152的区段300中的垂直开口包含通道层309，所述通道层309包括半导体材料，诸如多晶硅。通道层309沿着区段300中的垂直开口在Z方向上向下延伸。在图3B的实例中，区段300的垂直开口为圆形。在其他实施例中，垂直开口可为椭圆或具有其他形状。

NAND存储器结构152的区段300的垂直开口内的数据存储结构308可为例如使用所谓的SONOS、BE-SONOS以及相关技术来实施的介电电荷存储结构。数据存储结构308在区段300的垂直开口的内部表面上在Z方向上延伸。通道层309由沿着Z方向的数据存储结构308包围，提供用于区段300中的一系列存储器单元的垂直通道。数据存储结构308包含具有隧穿层、电荷捕获层以及阻挡层的多层介电质。隧穿层包括氧化硅或氧化硅/氮化硅组合(例如，氧化物/氮化物/氧化物或ONO)。电荷捕获层包括氮化硅或能够捕获电荷的其他材料。阻挡层包括氧化硅、氧化铝及/或此类材料的组合。在一些实例中，使用具有多晶硅电荷捕获层的浮动栅极来实施NAND存储器结构152的数据存储结构308。如上文所论述的数据存储结构308(隧穿层/电荷捕获层/阻挡层)可具有任何不同的材料组合。区段300的数据存储结构308存储个别NAND存储器单元的电荷。如跨区段300在字线层154的层级处水平地截取的图3B的横截面图中所示出，介电核心311处于通道层309的中间。介电核心311亦在区段300的垂直开口中在Z方向上向下延伸。栅极环绕的字线层154的堆叠与区段300的存储器柱相交。区段300的存储器柱在每一字线层154处的平截头体与所述层处的栅极环绕的字线结构组合以形成对应的存储器单元，诸如图3A中所示出的存储器单元320。区段300的存储器柱包括介电核心311(参见图3B)、通道层309以及数据存储结构308。

再次参考图1及图3A，如相对于图2A所论述，多个介电层120安置于NAND存储器结构152的交替的绝缘层156与字线层154的堆叠155上方。区段300的柱的至少上部区段延伸穿过介电层120中的至少一些。接触插塞315可穿过介电层120形成以用于连接至通道层309。

多个位线(参见图3C)可安置于多个对应位线选择晶体管上方且连接至多个对应位线选择晶体管，所述位线在与先前所论述的第一方向(X方向)正交的第二方向(Y方向)上延伸。位线可经由对应的接触插塞315连接至对应的通道层309的各别上部末端。

如图3A中所示出，NAND存储器结构152包括在交替的字线层154与绝缘层156的堆叠155下方的源极线(source line；SL)结构183。源极线(SL)结构183可以与导电层191的材料相同。类似于相对于图2G所论述的导电结构143，SL结构183电耦接至少一个导电层191(例如导电层191a、导电层191b、导电层191c)，且延伸穿过介电层192a、介电层192b。与通道层309相邻的至少一个导电层191(例如导电层191a、导电层191b、导电层191c)作为NAND存储器结构152的源极线。SL结构183在区段300的底部部分处与通道层309直接接触以形成电流连接，且电流流过至少一个导电层191(例如导电层191a、导电层191b、导电层191c)。亦即，数据存储结构308在SL结构183与通道层309之间不存在(例如，经蚀刻)。

亦在图3A中示出垂直开口159a、垂直开口159b。导电材料沉积于垂直开口159a、垂直开口159b中以分别形成互连件161a、互连件161b。互连件161a通过绝缘材料(图3A中未标记)与垂直开口159a的侧壁分隔开。类似地，互连件161b通过绝缘材料(图3A中未标记)与垂直开口159b的侧壁分隔开。在实例中，互连件161a及/或互连件161b中的一者或两者充当源极线接触件，以将SL结构183耦接至NAND存储器结构152的电路。

图3C是如图1、图3A、图3B中所示出实施的NAND存储器单元阵列的示意性电路图。相对于区段300论述的垂直存储器柱耦接至位线BL1及位线BL2中的各别者。在每一字线层处，安置个别字线WLi(其中在图3C的实例中，i＝0、……31)，且由多个存储器柱穿透。存储器单元安置于字线与存储器柱的交叉点处，且以NAND串联组态配置。区段300的相同垂直开口(亦即，相同存储器柱)的存储器单元串联电连接。

字线层154仅与整体结构中的一些存储器柱相交，且字线层154限定存储器单元的区块。举例而言，在图3C中标记包括实例垂直存储器柱377a及存储器柱377b的存储器区块375a，且亦在3C图中标记包括其他实例垂直存储器柱的另一存储器区块375b。

举例而言，为了自存储器的特定区块读取数据，控制电路激活字线WLi以选择堆叠的特定层，激活字串选择线SSL以选择特定区块以及激活位线BLi以激活经激活区块中的激活层处的单元。下部选择栅极亦由GSL线激活。随后经由位线导体同时读取单元列至页缓冲器(未绘示)中。(“激活”，如本发明中所使用，意谓施加特定偏压以便对所连接的单元或开关产生影响。取决于存储器设计，偏压可为高或低。)取决于产品规格及设计，页缓冲器可保存数据的两个或多于两个列，在此情况下，完整页读取操作将涉及两个或多于两个SSL的连续激活。

图3D示出NAND存储器单元的操作。举例而言，在图3D中示出及标记三个连续串联连接的NAND存储器单元320a、NAND存储器单元320b、NAND存储器单元320c。垂直通道层309(参见图3A及图3B的区段300)穿过存储器单元320a、存储器单元320b、存储器单元320c。假定在读取操作期间读取存储器单元320b。读取电压Vread施加至选定存储器单元320b，且导通电压Vpass施加至处于通过状态中的未选定的存储器单元220a、存储器单元220c(亦即，未选定的存储器单元的通道层允许电流流动)。取决于存储于选定的存储器单元320b中的数据，电流可经由存储器单元320b的通道层传送(或经阻挡)，所述电流可随后在读取操作期间经感测。

再次参考图1及图3A，NAND存储器结构152亦包含区段300a，所述区段300a包含例如自NAND存储器结构152的顶部存取结构152下方的逻辑电路153的穿孔互连件169。互连件169及区段300a可具有类似于图2E、图2F、图2E1以及图2F1的穿孔互连件219及区段200a的结构。因此，在实例中，互连件169可由数据存储结构及通道层包围，例如，如相对于图2E及图2F所论述(但未在图3A中标记此类结构及层)。在另一实例中，互连件169可由绝缘材料(而不由数据存储结构及/或通道层)包围，例如如相对于图2E1及图2F1所论述。根据相对于图2E、图2F、图2E1、图2F1的区段200a的论述，图3A的区段300a对于所属领域中普通技术人员将显而易见。

如图1、图2A及图3A中所示出，NOR存储器结构内及NAND存储器结构152内的字线层154是以步进或阶梯组态配置，使得字线接触件157可存取个别字线层154。举例而言，深蚀刻经由存储器结构的绝缘材料420进行以便形成字线接触件157，以将导电字线层154连接至存储器阵列上方的金属互连件。图3A中图示的左侧设置在如图1所示的单一集成电路上的NOR存储器结构和NAND存储器结构构之间。在图2A和图3A所示的实施例中，用于NOR存储器结构的阶梯结构的右侧与图3A所示的用于NAND存储器结构的阶梯结构的左侧连续。

NOR存储器结构102和NAND存储器结构152的阶梯位于芯片的中心，并远离切割道。此外，NOR存储器结构102和NAND存储器结构152的阶梯可以相同的工艺步骤形成，且用于NOR存储器单元及NAND存储器单元。因此，此设计可以减少芯片面积的浪费。

NOR存储器结构102和NAND存储器结构152的阶梯可经组态为具有两侧的共用阶梯结构，并且在如图1所示的横截面中观察时所述两侧可以是对称的。

NOR存储器结构102和NAND存储器结构152的阶梯位于垂直NOR行阵列与垂直NAND行阵列之间。

NOR存储器结构102内的字线层104布置在对称阶梯组态的一侧，使得字线接触件107可以存取各个字线层104。

NAND存储器结构152内的字线层154布置在对称阶梯组态的另一侧，使得字线接触件157可以存取各个字线层154。

图4A、图4B1、图4B2、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4J1、图4K、图4L、图4M以及图4N示出可用以制造图1至图3D的半导体存储器元件100的制造工艺阶段。

图4A示出在提供包含逻辑电路103、逻辑电路153以及缓冲层193(例如，氮化硅/氧化硅)及用于下面的CMOS外围电路的金属化层195的基底101之后的子组件。在实例中，缓冲层193及金属化层195亦可充当缓冲层以防止或减少在制造NAND/NOR存储器阵列期间产生的机械及/或热冲击传输至逻辑电路103、逻辑电路153。

交替的导电层191(例如，导电层191a、导电层191b、导电层191c，如本发明先前所论述)与介电层192(例如，介电层192a、介电层192b)的堆叠190形成于包含缓冲层193及金属化层195的基底上方的区域中。在实例中，导电层191包括导电材料，诸如多晶硅、钨或合适的金属或金属合金。随后，交替的绝缘层106与牺牲层402的多个形成于基底的区域上方。应注意，牺牲层402将在稍后的工艺中由对应的字线层104、字线层154替换。牺牲层402的材料可为任何合适的牺牲材料，诸如氮化硅。如本发明中先前所论述，绝缘层106包括合适的绝缘材料，诸如氧化硅。

图4B1示出由图4A的子组件形成的子组件。在图4B1中，蚀刻图4A的交替的绝缘层106与牺牲层402的多个以将其分割成第一堆叠403a及第二堆叠403b，且形成步进或阶梯结构以用于将形成的NAND及NOR存储器中的字线接触件。举例而言，蚀刻及分割牺牲层402以形成在同一水平面中且为同一图案化层的部分的两个对应的分离且非连续的牺牲层404及牺牲层454。因此，子组件现具有交替的牺牲层404与绝缘层106的第一堆叠403a；及交替的牺牲层454与绝缘层156的第二堆叠403b。

包含牺牲层404的堆叠403a处于NOR存储器阵列区段中，且包含牺牲层454的堆叠403b处于NAND存储器阵列区段中。稍后替换牺牲材料的牺牲层404以形成NOR存储器结构102的字线层104。稍后替换牺牲材料的牺牲层454以形成NAND存储器结构152的字线层154。

此外，在图4B1的实例中，并未蚀刻导电层191a、导电层191b、导电层191c(例如，其包括导电材料)以分离在牺牲层404下方及在牺牲层454下方的区段。实情为，在导电层191a、导电层191b、导电层191c为半导体材料的情况，牺牲层404下方的导电层191a、导电层191b、导电层191c的第一区段与牺牲层454下方的导电层191a、导电层191b、导电层191c的第二区段例如经由两个区段之间的区407中的离子注入进行电隔离。举例而言，选择注入离子的极性使得导电层191的两个区段通过区域407进行电隔离。

图4B2示出电隔离上文所论述的导电层191a、导电层191b、导电层191c的第一区段及第二区段的替代方式。举例而言，在替代离子实施方案的图4B2中，在两个非连续区段中选择性地蚀刻且分割导电层191a、导电层191b、导电层191c，使得两个区段实体分离。

其余的图式中的至少一些假定上文所论述的导电层191a、导电层191b、导电层191c的两个区段使用相对于图4B1所论述的离子注入隔离。然而，此假定并不限制本公开的范畴，且亦可使用相对于图4B2所论述(且亦如本发明中稍后相对于图5所论述)的两个区段的实体分离来隔离两个区段。

图4C示出由图4B1的子组件形成的子组件，其中诸如氧化硅等合适的绝缘材料420沉积在步进或阶梯牺牲层404与步进或阶梯牺牲层454之间的区域中。使用化学机械抛光(Chemical Mechanical Polishing；CMP)及/或其他抛光或平坦化技术平坦化绝缘材料420，如图4C中所示出。

图4D示出由图4C的子组件形成的子组件，其中图案化掩模或光刻胶层417沉积于子组件的上部表面上。随后，经由光刻胶层417中的开口蚀刻子组件，藉此在第一堆叠及第二堆叠(102及105)中形成第一阵列及第二阵列，包含图式中所示出的垂直开口405、垂直开口406、垂直开口408、垂直开口409。任何合适的非等向性蚀刻技术可用于形成垂直开口405、垂直开口406、垂直开口408、垂直开口409。

参考图1及图4D，垂直开口405用于将最终包含NOR穿孔互连件219的区段200a；垂直开口406用于将最终包含NOR通道层209的区段200；垂直开口408用于将最终包含NAND通道层309的区段300；且垂直开口409用于将最终包含NAND互连件169的区段300a。

垂直开口405、垂直开口406、垂直开口408以及垂直开口409的直径在图4D中分别标记为D4、D2、D1以及D3。在实例中，直径D3及直径D4实质上类似。在实例中，直径D3及直径D4在300纳米至400纳米(nm)的范围内。在实例中，直径D2小于直径D3及直径D4，且直径D1小于直径D2。亦即，

在实施例中，直径D3及直径D4相对较宽，因为此等直径用于与存储器阵列下方的逻辑电路103、逻辑电路153通信的相对较厚的穿孔互连结构。直径D2大于直径D1，因为具有直径D2的NOR通道开口必须容纳两个导电柱(诸如，导电柱204、导电柱205，参见图2B、图2C)，而具有直径D1的NAND通道开口必须容纳仅一个存储器柱(参见图3B)。

现参考图4E，数据存储结构沉积于垂直开口405、垂直开口406、垂直开口408、垂直开口409中的每一者的侧壁上，且随后通道材料沉积于垂直开口405、垂直开口406、垂直开口408、垂直开口409中的每一者的侧壁上。

举例而言，参考图2B、图2C以及图4E，在存储器结构的NOR侧中，数据存储结构208沉积于垂直开口406的侧壁上，随后沉积通道层209。NOR侧上的数据存储结构及NAND侧上的数据存储结构可使用相同制造步骤制得，且可为具有实质上相同厚度的实质上相同的材料层，基本上归因于工艺区域的变化且归因于垂直开口的差异而不同。

类似地，参考图3A及图4E，在存储器结构的NAND侧中，数据存储结构308沉积于垂直开口408的侧壁上，随后沉积通道层309。应注意，此使得在垂直开口408内形成NAND存储器的存储器柱。因此，顶部插塞315可形成于垂直开口408的顶部上，如亦相对于图3所论述。

类似地，在实例中，数据存储结构208及通道层209沉积于垂直开口405、垂直开口409的侧壁上，如图4E中所示出，且如相对于图2E、图2F所论述。然而，在另一实例中且与图4E的图示相反，数据存储结构及/或通道层可不沉积于垂直开口405、垂直开口409中，如相对于图2E1及图2F1所论述。

在实施例中，数据存储结构(208、308)沉积在垂直开口405、垂直开口406、垂直开口408、垂直开口409中的每一者中至少部分同时执行。因此，数据存储结构(208、308)以相同处理步骤沉积于所有垂直开口405、垂直开口406、垂直开口408、垂直开口409中。因此，NAND侧上的数据存储结构及NAND侧上的数据存储结构可使用相同制造步骤来制造，且可为实质上相同厚度的材料层，基本上归因于工艺区域的变化且归因于垂直开口的差异而不同。

类似地，在实施例中，通道层(209、309)沉积在垂直开口405、垂直开口406、垂直开口408、垂直开口409中的每一者中至少部分同时执行。因此，通道层(209、309)以相同处理步骤沉积于所有垂直开口405、垂直开口406、垂直开口408、垂直开口409中。因此，NOR侧上的通道层及NAND侧上的通道层可使用相同制造步骤制得，且可为具有实质上相同厚度的实质上相同的材料，基本上归因于工艺区域的变化且归因于垂直开口的差异而不同。

如图4E中所示出，数据存储结构(208、308)及通道层(209、309)存在于垂直开口405、垂直开口406以及垂直开口409中的每一者的侧壁上而非底部表面上。举例而言，在数据存储结构及通道层沉积于垂直开口405、垂直开口406以及垂直开口409中的每一者的侧壁及底部表面上之后，可使用方向性或非等向性蚀刻技术自此等垂直开口的底部表面蚀刻数据存储结构及通道层，藉此将此等层保留在此等垂直开口405、垂直开口406、垂直开口409的侧壁上(而非在底部表面上)。

相反，在垂直开口408中，数据存储结构308及通道层309存在于垂直开口408的侧壁及底部表面两者上。

在实例中，待用于互连结构以存取存储器阵列下方逻辑电路的垂直开口405及垂直开口409用绝缘材料(诸如，氧化硅)或牺牲材料(诸如，氮化硅)(图4E中未标记)填充。在实例中，待用于NOR通道形成的垂直开口406可用绝缘材料(诸如，氧化硅)或牺牲材料(诸如，氮化硅)填充，或保持未填充以供进一步处理(例如，相对于图4F所论述)。

现参考图4F，在垂直开口406内在绝缘材料内在Z方向上蚀刻两个垂直孔，且导电柱204及导电柱205使用合适的沉积工艺分别形成于两个垂直孔内。相对于图2B、图2C详细地论述导电柱204及导电柱205的结构。此完成NOR存储器的区段200的形成，其包含NOR存储器的通道层209。

现参考图4G，垂直开口或缝隙109a、垂直开口或缝隙109b、垂直开口或缝隙109c、垂直开口或缝隙159a、垂直开口或缝隙159b形成于z方向上，如图式中所示出。在实例中，垂直开口109a、垂直开口109b以及垂直开口109c延伸穿过阵列的NOR侧上的交替的绝缘层106与牺牲层404的堆叠403a；且垂直开口159a及垂直开口159b延伸穿过阵列的NAND侧上的交替的绝缘层156与牺牲层454的堆叠403b。垂直开口109a、垂直开口109b、垂直开口109c、垂直开口159a、垂直开口159b向上延伸达至导电层191b(例如，其为三个导电层191a、导电层191b、导电层191c中的中间一者)。在实例中，垂直开口109a、垂直开口109b、垂直开口109c、垂直开口159a、垂直开口159b通过以下操作形成：在子组件上图案化光刻胶层，且随后使用方向性或非等向性蚀刻技术经由经图案化光刻胶层中的开口形成垂直开口。

垂直开口109c具有DS2的直径，垂直开口109a、垂直开口109b中的每一者具有约DS1的直径，且垂直开口159a、垂直开口159b中的每一者具有约DS3的直径。在实例中，直径DS1小于DS2及DS3中的每一者。直径DS2实质上等于或稍小于直径DS3。换言之，

如本发明中稍后将论述，垂直开口109a、垂直开口109b将用于移除牺牲层404及随后沉积字线材料，且此等垂直开口将不用于任何随后电气操作。因此，此等垂直开口具有相对较小直径(例如，相较于垂直开口109c、垂直开口159a、垂直开口159b)。

相反，垂直开口109c、垂直开口159a以及垂直开口159b将用于移除牺牲层404及随后沉积字线材料，且此等垂直开口亦将用于其他电连接目的及本发明中稍后论述的各种其他目的。因此，垂直开口109c、垂直开口159a以及垂直开口159b具有相对较大直径(例如，相较于垂直开口109a及垂直开口109b)。

现参考图4H，垂直开口109c、垂直开口109a、垂直开口109b、垂直开口159a、垂直开口159b的侧壁及底部表面内衬有包括例如氮化硅或另一合适的蚀刻终止材料的蚀刻终止层428。可应用合适的沉积技术以将蚀刻终止层428沉积于垂直开口109c、垂直开口109a、垂直开口109b、垂直开口159a、垂直开口159b的侧壁及底部表面上。垂直开口109c、垂直开口159a、垂直开口159b的底部表面上的蚀刻终止层428例如通过使用合适的非等向性蚀刻技术移除。因此，蚀刻终止层428保持在垂直开口109a、垂直开口109b的底部表面上，而非在垂直开口109c、垂直开口159a、垂直开口159b上，如图4H中所示出。

现参考图4I，经由垂直开口109c、垂直开口159a以及垂直开口159b蚀刻及移除导电层191b的区段以及介电层192a及介电层192b的相邻区段。因此，空隙443形成于垂直开口109c下方，其中空隙443在导电层191b的对应区段以及介电层192a及介电层192b的相邻区段内。类似地，空隙483形成于垂直开口159a、垂直开口159b下方，其中空隙483在导电层191b的对应区段以及介电层192a及介电层192b的相邻区段内。

应注意，亦移除垂直开口408的邻近于导电层191b及介电层192a、介电层192b的数据存储结构308的区段，使得通道层309经由空隙483暴露。

现参考图4J，用导电材料(例如，经由垂直开口109c)再填充空隙443以形成导电结构143。导电结构143实体耦接且电连接至子组件的左侧区段下方(例如，在牺牲层404下方)的导电层191a、导电层191b、导电层191c。如相对于图2G所论述，因为导电层191a、导电层191b、导电层191c经由导电结构143彼此耦接，故导电层191a、导电层191b、导电层191c的组合现可形成虚拟单元144的栅极(参见图2G)。

类似地，用导电材料(例如，经由垂直开口159a、垂直开口159b)再填充空隙483以形成导电源极线(SL)结构183。SL结构183实体耦接且电连接至子组件的右侧区段下方(例如，牺牲层454下方)的导电层191a、导电层191b、导电层191c。SL结构183与通道层309直接接触(例如，由于邻近于空隙483的数据存储结构308经移除，如相对于图4I所论述)。亦即，数据存储结构308不存在于SL结构183与通道层309之间，且SL结构183可直接控制通道层309。

亦自垂直开口109c、垂直开口109a、垂直开口109b、垂直开口159a以及垂直开口159b移除蚀刻终止层428。在自垂直开口109c、垂直开口159a、垂直开口159b的侧壁移除蚀刻终止层428的同时，亦自此等垂直开口的侧壁移除导电结构143及SL结构183的任何残余物。

现参考图4J1，经由垂直开口109c、垂直开口109a、垂直开口109b移除牺牲层404的牺牲材料，从而产生标记为464的空隙。因此，现在空隙464及绝缘层106交错于存储器结构的NOR区段中的堆叠477a中。

类似地，经由垂直开口159a、垂直开口159b移除牺牲层454的牺牲材料，从而产生标记为474的空隙。因此，现在空隙474及绝缘层156交错于存储器结构的NAND区段中的堆叠477b中。

现参考图4K，空隙464经由垂直开口109c、垂直开口109a、垂直开口109b用字线材料(诸如，钨)填充以在存储器结构的NOR区段中形成对应的字线层104。类似地，空隙474经由垂直开口159a、垂直开口159b用字线材料(诸如，钨)填充以在存储器结构的NAND区段中形成对应的字线层154。因此，交替的绝缘层106与字线层104的堆叠105形成于NOR区段中，且交替的绝缘层156与字线层154的堆叠155形成于NAND区段中。应注意，可使用同一或暂时重叠的字线沉积工艺，以至少部分并行地在阵列的NOR及NAND区段两者中形成字线层。

应注意，NOR存储器结构102的字线将具有NAND存储器结构152的对应的字线，使得此等两个字线处于同一水平面且为同一图案化层的部分。此是因为两个字线通过替换作为单一牺牲层的最初部分的对应的两个牺牲层来形成，例如如图4A及图4B1中所示出。

现参考图4L，导电材料沉积于垂直开口159a、垂直开口159b中以分别形成互连件161a、互连件161b，所述互连件161a、互连件161b包括导电材料，诸如钨、铜、铝、金、银或另一合适的金属或金属合金；或非金属导电材料，诸如多晶硅。互连件161a通过绝缘材料(图4L中未标记)与垂直开口159a的侧壁分隔开。类似地，互连件161b通过绝缘材料(图4L中未标记)与垂直开口159b的侧壁分隔开。在实例中，互连件161a及/或互连件161b充当源极线接触件以将SL结构183耦接至NAND存储器结构152的顶部上的电路。

在实例中，导电材料沉积于垂直开口109c中以形成在Z方向上向下延伸穿过垂直开口109c的虚拟栅极接触件111。虚拟栅极接触件111包括导电材料，诸如钨、铜、铝、金、银或另一合适的金属或金属合金；或非金属导电材料，诸如多晶硅。虚拟栅极接触件111通过绝缘材料(图4L中未标记)与垂直开口109c的侧壁分隔开，所述绝缘材料可为例如合适的氧化物，诸如氧化硅。

然而，在另一实例中且尽管未在图4L中示出，用诸如氧化硅的绝缘材料来填充垂直开口109c。在此实例中，垂直开口109c不具有任何虚拟栅极接触件，且接触件108(参见图1及图2A)充当虚拟栅极接触件，如本发明先前相对于图2G所论述。

用绝缘材料(诸如，氧化硅)填充垂直开口109a、垂直开口109b，如图4L中所示出(此等垂直开口中的绝缘材料未在图4L中特定地标记)，因为此等垂直开口不用于元件100的任何电连接。

现参考图4M，例如通过对绝缘材料420的深蚀刻来形成用于NOR存储器结构102的字线接触件107及用于NAND存储器结构152的字线接触件157。在实例中，亦形成虚拟栅极接触件108，然而在另一实例中，不形成此类虚拟栅极接触件(例如，接触件111充当虚拟栅极接触件)，如相对于图2G所论述。

此外，穿孔互连件219形成于垂直开口405中，例如以自NOR存储器结构102的顶部存取逻辑电路103，如相对于图2A进一步详细论述。类似地，穿孔互连件169形成于垂直开口409中，例如以自NAND存储器结构152的顶部存取逻辑电路153，如相对于图3A进一步详细论述。

现参考图4N，顶部互连件形成于子组件上，所述子组件将图4M的各种连接结构耦接至存储器阵列的顶部上的电路及金属化层。在图4N中示出的子组件为图1的半导体存储器元件100。此完成制造工艺以形成图1的半导体存储器元件100。

如本发明先前所论述，在NOR存储器结构102的底部部分处的导电层191的第一区段及在NAND存储器结构152的底部部分处的导电层191的第二区段可通过例如实体地分离此等两个区段或通过在此等两个区段之间的层的区域中的离子注入进行电隔离。已相对于图4B1的区407论述离子注入。图5示出图1的半导体存储器元件100，其中在NOR存储器结构102下方的导电层191的第一区段与在NAND存储器结构152下方的导电层191的第二区段实体分离。举例而言，此等两个区段之间的垂直开口502分离所述两个区段。垂直开口502可用本发明先前所论述的绝缘材料420填充。垂直开口502可通过形成完全分离且隔离导电层191a的第一区段与导电层191a的第二区段，完全分离且隔离导电层191b的第一区段与导电层191b的第二区段，以及完全分离且隔离导电层191c的第一区段与导电层191c的第二区段的一系列阱或缝隙形成。在实例中，可在形成垂直开口109a、垂直开口109b、垂直开口109c、垂直开口159a、垂直开口159b期间形成垂直开口502，如相对于本发明中先前图4G所论述。

图5亦示出替代实施例，其中在垂直开口109c内的层111(先前称为虚拟栅极接触件，且在图1中用作虚拟栅极接触件)不耦接至阵列电路的顶部。举例而言，图5不具有图2G的互连结构235。在图5的实例中的层111可包括导电或绝缘材料，且不用于NOR存储器的任何电连接。接触件108充当在图5中示出的实施例的虚拟栅极接触件。

参考图1至图5，本发明中公开在同一IC存储器芯片中整合NOR存储器结构102及NAND存储器结构152的半导体存储器元件100。NOR存储器结构102及NAND存储器结构152使用相同工艺制造，且至少部分同时制造。举例而言，本发明中论述的用于形成NAND及NOR存储器的通道层、用于形成各种垂直开口的工艺及接触形成工艺高度整合，以满足NOR及NAND架构两者的要求，而无需复杂地重复相同工艺一次用于NOR且一次用于NAND。举例而言，如相对于图4G所论述，NOR存储器结构102的垂直开口或缝隙109a、垂直开口或缝隙109b、垂直开口或缝隙109c及NAND存储器结构152的垂直开口或缝隙159a、垂直开口或缝隙159b以相同的垂直开口形成处理步骤形成。类似地，NOR存储器结构102及NAND存储器结构152两者的通道层及数据存储结构形成至少部分同时执行(例如，在同一处理步骤期间执行)，如相对于图4E所论述。类似地，NOR存储器结构102的穿孔互连件219及NAND存储器结构152的穿孔互连件169在同一处理步骤期间形成。因此，整个制造步骤由于NOR及NAND存储器的各种共同操作步骤而减少，且因此相应地减少制造元件100的成本及/或时间。

如相对于图4B1所论述，在NOR区段的底部部分处及在NAND区段的底部部分处的导电层191可使用区407中的离子注入彼此电隔离。因此，NOR存储器结构1 02及NAND存储器结构152在导电层191的同一连续区段上，亦即在图1的实例中的同一存储器块上。相反，在图5的实例中，NOR存储器结构102及NAND存储器结构152在两个不同的存储器块上。此类替代方案在芯片设计及配置方面提供更大的灵活性。

图1的半导体元件100可用于需要NOR及NAND存储器的组合的应用。举例而言，NOR存储器结构102允许相对快速读取、随机存取时间、可靠程序码存储以及易于使用(例如，相较于NAND存储器)，且可适合于现场执行应用、BIOS以及固件应用。另一方面，NAND存储器结构152通常以相对较快的写入操作(例如，按页面写入)及擦除操作(例如，按区块擦除)为特征，为相对较低的每一位元成本且具有相对较高的密度(例如，相较于NOR存储器)，且可用于数据存储应用。

在实例中，NOR存储器结构102及NAND存储器结构152的组合可用作单个组合的存储器元件。此组合的存储器元件可用于所谓的“现场执行”(XIP)应用及/或“存储器内计算”(CIM)应用，其中组合的存储器元件可用作计算组件或用作人工智能(ArtificialIntelligence；AI)计算组件。举例而言，此组合的存储器元件可与中心计算元件(如中央处理单元或CPU)一起封装以形成本端计算系统。

图6A示出其中图1的半导体存储器元件100用于“存储器内计算”(CIM)应用的实例。在图6A的实例中，NOR存储器结构102及/或NAND存储器结构152存储多个权数，诸如权数W1、权数W2、……权数WM。半导体存储器元件100接收输入X1、输入X2、……输入XM，且产生输出O。在半导体存储器元件100实施CIM应用的实例中，产生输出O以作为输入X1、输入X2、……输入XM及权数W1、权数W2、……权数WM的函数。

举例而言，半导体存储器元件100可用于基于线性代数的计算，以便实施乘法及累加函数或乘积总和函数。此类函数通常用于神经形态计算系统及机器学习系统及电路中。此类函数的实例可表达如下：

因此，在此实例中，输出为存储于半导体存储器元件100中的输入及权数的乘积总和。存储器内计算应用的其他细节可在在2019年3月20日申请的名为“快闪存储器中的非挥发性计算法”的共同未决的美国专利申请案第16/359,919号中找到，所述申请案以全文引用的方式并入。

图6B示出包含图1至图6A的半导体存储器元件100的实例系统600，其中半导体存储器元件100用于CIM应用。在实例中，系统600包括主机620，其可为中央处理单元(CentralProcessing Unit；CPU)、图形处理单元(Graphic Processing Unit；GPU)或类似者。主机620直接及/或经由随机存储器存取(Memory Access；RAM)存储器622与半导体存储器元件100通信(尽管未示出，但主机620与存储器元件100之间可存在其他电路，诸如存储器控制器)。在系统600中，NAND存储器结构152及/或NOR存储器结构102例如通过执行计算共用主机620的计算负载，如相对于图6A所论述。此类计算的实例包含但不限于乘法及累加函数、乘积总和函数及/或类似者。因此，半导体存储器元件100能够通过在NOR及/或NAND存储器内执行一些计算来减少主机620的计算负载。

图7示出包含图1至图6B的半导体存储器元件100的系统，其中主机720与半导体存储器元件100直接通信(例如，通过绕过RAM 722)，且其中半导体存储器元件100可实施“现场执行”(XIP)功能(尽管未示出，主机720与存储器元件100之间可存在其他电路，诸如存储器控制器)。

举例而言，习知NOR及NAND存储器不组合，且此等存储器充当单独的存储器。在无XIP功能的传统档案系统中，必须初始化存储于负载地址中(例如，非易失性存储器或NVM中)的初始程序码。RAM系统可在执行地址中设定可用大小，与程序码及其他数据组合，从而形成影像以供在CPU中执行。

相反，在半导体存储器元件100的XIP功能中，由于NOR具有随机存取能力，因此可执行具有负载地址的所存储程序码而不必将程序码移动至RAM 722。因此，程序码可在其存储于NOR存储器结构102中的位置执行，亦即，不必占据RAM 722中的存储。返回数据或程序码(诸如，存储器中的执行读取功能)可与来自RAM 722的其他资讯(诸如，变量或数据)组合传送至主机720，以供在主机720中的进一步计算。因此，图7绘示主机720与存储器元件100之间的直接通信路径。存储器元件100的RAM 722与NOR存储器结构102之间的路径可跳过XIP功能(诸如，系统启动或某一其他XIP档案系统)。在另一实例中，RAM 722与NOR存储器结构102之间的路径可仍保留以用于其他非XIP档案系统需求。因此，在图7的实例中，主机720与半导体存储器元件100直接通信。此使得半导体存储器元件100能够实施XIP功能，诸如关于图6A所论述的CIM功能。

尽管参考上文详述的较佳实施例及实例公开本发明，但应理解，此等实例意欲为说明性而非限制性意义。预期在所属技术领域中普通技术人员将容易地想到各种修改及组合，所述修改及组合将在本发明的精神及以下权利要求书的范畴内。