微电子装置、相关电子系统及形成微电子装置的方法

优先权主张

本申请案主张2020年7月17日申请的美国专利申请案第16/932,098号“微电子装置、相关电子系统及形成微电子装置的方法(MICROELECTRONIC DEVICES，RELATEDELECTRONIC SYSTEMS，AND METHODS OF FORMING MICROELECTRONIC DEVICES)”的申请日的权益。

技术领域

在各种实施例中，本公开大体上涉及微电子装置设计及制造的领域。更特定地说，本公开涉及形成微电子装置的方法，且涉及相关微电子装置及电子系统。

背景技术

微电子装置设计者常常需要通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来增大微电子装置内特征的集成度或密度。此外，微电子装置设计者常常需要设计不仅紧密而且提供性能优势以及简化设计的架构。

微电子装置的一个实例为存储器装置。存储器装置通常提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，包含但不限于非易失性存储器装置(例如，NAND快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含竖直存储器串，所述竖直存储器串延伸穿过包含导电结构与介电材料的层级的一或多层面(例如，堆叠结构)中的开口。每一竖直存储器串可包含至少一个选择装置，所述选择装置串联耦合到竖直堆叠的存储器单元的串联组合。相较于运用常规平坦(例如，二维)晶体管布置的结构，此配置通过在裸片上向上(例如，竖直地)建构阵列来准许较大数目个开关装置(例如，晶体管)被定位在裸片区域单位中(即，所消耗的活性表面的长度及宽度)。

下伏于存储器装置(例如，非易失性存储器装置)的存储器阵列的基本控制逻辑结构内的控制逻辑装置已用以控制对存储器装置的存储器单元进行的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可提供为借助于布线及互连结构而与存储器阵列的存储器单元电连通。然而，用于在基本控制逻辑结构上方形成存储器阵列的处理条件(例如，温度、压力、材料)可限制基本控制逻辑结构内的控制逻辑装置的配置及性能。另外，在基本控制逻辑结构内采用的不同控制逻辑装置的数量、尺寸及布置还可能会不当地阻碍存储器装置的大小(例如，水平占据面积)的减小，及/或存储器装置的性能的改进(例如，较快存储器单元接通/断开速度、下阈值开断电压要求、较快数据传送速率、较低功率消耗)。此外，随着存储器阵列的密度及复杂度增大，逻辑控制装置的复杂度也增大。在一些情况下，控制逻辑装置相比存储器装置消耗更多实际面积，从而减小存储器装置的存储器密度。

发明内容

在一些实施例中，一种微电子装置包括第一裸片，所述第一裸片包括存储器阵列区。所述存储器阵列区包括堆叠结构及第一控制逻辑区，所述第一控制逻辑区包括包含至少字线驱动器的第一控制逻辑装置。所述堆叠结构包括竖直交错的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述微电子装置进一步包括第二裸片，所述第二裸片附接到所述第一裸片，所述第二裸片包括第二控制逻辑区，所述第二控制逻辑区包括第二控制逻辑装置，所述第二控制逻辑装置包含经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的至少一个页缓冲器装置。

在其它实施例中，一种形成微电子装置的方法包括：形成第一微电子装置结构；形成包括第二控制逻辑区的第二微电子装置结构，所述第二控制逻辑区包括包含至少一个页缓冲器的第二控制逻辑装置；及将所述第一微电子装置结构附接到所述第二微电子装置结构。所述第一微电子装置结构包括：第一控制逻辑区，其包括包含至少一个字线驱动器的第一控制逻辑装置；及存储器阵列区，其竖直邻近所述第一控制逻辑区。所述存储器阵列区包括堆叠结构，所述堆叠结构包括竖直交错的导电结构与绝缘结构，及存储器单元的竖直延伸串，其延伸穿过所述堆叠结构。

在另外其它实施例中，一种微电子装置包括：存储器阵列区，其包括：堆叠结构，其包括导电结构与绝缘结构的竖直交错序列；及存储器单元的竖直延伸串，其位于所述堆叠结构内。所述微电子装置进一步包括：第一控制逻辑区，其包括位于所述存储器阵列区之上的至少一个字线驱动器；及第二控制逻辑区，其包括位于所述存储器阵列区之下的至少一个页缓冲器，所述至少一个页缓冲器经配置以相比所述至少一个字线驱动器在较低电压下操作。

在其它实施例中，一种形成微电子装置的方法包括：形成第一微电子装置结构；形成第二微电子装置结构；及将所述第一微电子装置结构附接到所述第二微电子装置结构。所述第一微电子装置结构包括：第一半导电基底结构；第一控制逻辑区，其包括高电压CMOS电路系统，所述高电压CMOS电路系统包括位于所述第一半导电基底结构之上的至少一个字线驱动器；及存储器阵列区，其位于所述第一半导电基底结构之上。所述存储器阵列区包括堆叠结构，所述堆叠结构包括竖直交错的导电结构与绝缘结构，及位于所述堆叠结构内的存储器单元的竖直延伸串。所述第二微电子装置结构包括：第二半导电基底结构；及第二控制逻辑区，其位于所述第二半导电基底结构之上且包括低电压CMOS电路系统，所述低电压CMOS电路系统包括至少一个页缓冲器。

在一些实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括：堆叠结构，其包括各自包括导电结构及竖直邻近所述导电结构的绝缘结构的层叠；存储器单元的竖直延伸串，其位于所述堆叠结构内；第一控制逻辑区，其包括竖直位于所述堆叠结构之上且包括至少一个字线驱动器的CMOS电路系统；及第二控制逻辑区，其包括竖直位于所述堆叠结构之下且包括页缓冲器的额外CMOS电路系统，所述页缓冲器相比所述至少一个字线驱动器具有相对较低操作电压要求。

附图说明

图1A到图1E为根据本公开的实施例的示出形成微电子装置的方法的简化部分横截面图；

图2为根据本公开的实施例的微电子装置结构组合件的简化部分横截面图；

图3A及图3B为根据本公开的额外实施例的示出形成微电子装置的方法的简化部分横截面图；

图4A及图4B为根据本公开的实施例的示出包含第一微电子装置结构及第二微电子装置结构的微电子装置的电路占据面积的简化示意图；

图5A及图5B为根据本公开的额外实施例的示出包含第一微电子装置结构及第二微电子装置结构的微电子装置的电路占据面积的简化示意图；且

图6为根据本公开的实施例的电子系统的示意性框图。

具体实施方式

特此包含的图示并非意欲为任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，但仅为用以描述本文实施例的理想化表示。图之间共享的元件及特征可保留相同数值名称，除了为便于遵循描述，参考编号以其上介绍且最充分描述元件的图式的编号开始。

以下描述提供特定细节，例如材料类型、材料厚度及处理条件，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践本文中所公开的实施例。实际上，实施例可结合半导体行业中采用的常规制造技术而实践。另外，本文中提供的描述并不形成用于制造微电子装置(例如，半导体装置、存储器装置，例如NAND快闪存储器装置)、设备或电子系统或完整微电子装置、设备或电子系统的完整处理流程。下文描述的结构并不形成完整微电子装置、设备或电子系统。下文详细地描述了解本文中所描述的实施例所必需的仅仅那些工艺动作及结构。可通过常规技术执行额外动作以使用结构形成完整微电子装置、设备或电子系统。

可通过常规技术形成本文中所描述的材料，所述技术包含(但不限于)旋涂、毯覆式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。替代地，材料可原位生长。取决于待形成的特定材料，可由所属领域的一般技术人员选择用于沉积或生长材料的技术。除非上下文指示，否则可通过任何合适的技术实现材料的移除，所述技术包含(但不限于)蚀刻、研磨平坦化(例如，化学机械平坦化)或其它已知方法。

如本文中所使用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以预定方式促进结构及设备中的一或多者进行操作。

如本文中所使用，术语“纵向”、“竖直”、“横向”及“水平”是参考其中或其上形成及未必由地球重力场界定一或多个结构及/或特征的衬底(例如基底材料、基底结构、基底构造等)的主要平面。“横向”或“水平”方向为大致上平行于衬底的主要平面的方向，而“纵向”或“竖直”方向为大致上垂直于衬底的主要平面的方向。衬底的主要平面是由与衬底的其它表面相比较具有相对大面积的衬底的表面界定。

如本文中所使用，关于给定参数、性质或条件的术语“大致上”意指且包含所属领域的一般技术人员将在一定程度上理解给定参数、性质或条件满足一定程度的差异，例如在可接受公差内。借助于实例，取决于大致上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或满足甚至100.0％。

如本文中所使用，指代特定参数的数值的“约”或“大约”包含所述数值，且所属领域的一般技术人员应了解的从所述数值的变化程度处于所述特定参数的可接受公差内。举例来说，指代数值的“约”或“大约”可包含处于从所述数值的百分之90.0到百分之110.0的范围内的额外数值，例如处于从所述数值的百分之95.0到百分之105.0的范围内、处于从所述数值的百分之97.5到百分之102.5的范围内、处于从所述数值的百分之99.0到百分之101.0的范围内、处于从所述数值的百分之99.5到百分之100.5的范围内，或处于从所述数值的百分之99.9到百分之100.1的范围内。

如本文中所使用，为易于描述，空间相对术语，例如“在...下方”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前方”、“后方”、“左方”、“右方”及其类似者，在本文中可用于描述如图式中所示出的一个元件或特征与其它元件或特征的关系。除非另外规定，否则除图式中所描绘的定向外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果在图式中的材料被反转，那么描述为“低于其它元件或特征”或“在其它元件或特征下方”或“其它元件或特征下方”或“在其它元件或特征底部”的元件接着将“高于其它元件或特征”或“在其它元件或特征顶部”而定向。因此，术语“低于”可涵盖以上及以下的定向两者，这取决于使用术语的上下文，其对于所属领域的一般技术人员来说将为显而易见的。材料可以其它方式定向(例如，旋转90度、反转、翻转等)且本文中使用的空间相对描述词相应地进行解释。

如本文所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)意指且包含经定位彼此最接近(例如，最靠近)的所公开标识(或多个标识)的特征。未匹配“相邻”特征的所公开标识(或多个标识)的额外特征(例如，额外区、额外材料、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可直接定位为彼此邻近，使得“相邻”特征之间未介入其它特征；或“相邻”特征可间接定位为彼此邻近，使得具有除与至少一个“相邻”特征相关联的所述标识之外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指且包含经定位成彼此竖直最接近(例如，竖直最靠近)的所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征意指且包含经定位成彼此水平最接近(例如，水平最靠近)的所公开标识(或多个标识)的特征。

如本文中所使用，术语“存储器装置”意指且包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说且仅作为实例，术语“存储器装置”不仅意指且包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且意指且包含专用集成电路(ASIC)(例如，片上系统(SoC))、组合逻辑与存储器的微电子装置，及结合存储器的图形处理单元(GPU)。

如本文中所使用，“导电材料”意指且包含导电材料，例如金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、含有导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))中的一或多者。另外，“导电结构”意指且包含由导电材料形成且包含导电材料的结构。

如本文所使用，“绝缘材料”意指且包含电绝缘材料，例如至少一个介电氧化物材料(例如，氧化硅(SiO

根据本文中所描述的实施例，微电子装置包含第一微电子装置结构及耦合到所述第一微电子装置结构的至少第二微电子装置结构。第一微电子装置结构可包含例如阵列晶片，其包括存储器阵列区及相关电路系统，且第二微电子装置结构可包括例如CMOS晶片，其包括各种控制逻辑装置及结构。第一微电子装置结构及第二微电子装置结构可单独形成，从而促进在适合于第一微电子装置结构及第二微电子装置结构中的相应者的可用热预算的不同处理条件(例如，温度)下制造装置(例如，逻辑装置)的晶体管及其电路。由于第二微电子装置结构与第一微电子装置结构单独形成，因此第二微电子装置结构可能不会与第一微电子装置结构经历相同的热预算及处理条件。第二微电子装置结构可形成为包含晶体管，其包括低电压高性能晶体管，而第一微电子装置结构可包含控制逻辑装置，所述控制逻辑装置经配置以在相对高于第二微电子装置结构的控制逻辑装置的施加电压的施加电压下操作。另外，可在低热预算工艺中在第二微电子装置结构的后侧上形成包括例如铜互连件及铝金属化结构的后段工艺(BEOL)结构，从而促进在第二微电子装置结构中包含低电压高性能晶体管。

在一些实施例中，第一微电子装置结构包括不同于第二微电子装置结构的逻辑装置的逻辑装置。举例来说，第一微电子装置结构可包含一或多种高电压装置，例如驱动器(例如，字线驱动器、分组开关及电压泵)中的一或多者。第二微电子装置结构可包含低电压装置中的一或多者，例如感测放大器、页缓冲器、数据路径、I/O装置及控制器逻辑中的一或多者。在第一微电子装置结构上提供微电子装置的一些逻辑装置，且在第二微电子装置结构上提供微电子装置的其它逻辑装置促进形成相比常规微电子装置具有更大存储器密度的微电子装置。因此，相比常规微电子装置，第一微电子装置结构及第二微电子装置结构可各自包括相对较小裸片大小。另外，在一些实施例中，微电子装置可包含组合件，其包含第二微电子装置结构中的多于一者。在一些此类实施例中，微电子装置可相较于常规微电子装置呈现更大量的平行度，这是由于第二微电子装置结构中的每一者可包含平行于第二微电子装置结构的逻辑装置及电路系统的逻辑装置及电路系统(例如，页缓冲器)。

图1A到图1E为示出形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的方法的实施例的简化部分横截面图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图1A到图1E所描述的方法及结构可用于各种装置及电子系统中。

参考图1A，第一微电子装置结构100(例如，第一裸片)可形成为包含第一控制逻辑区102、竖直位于第一控制逻辑区102上方(例如，在Z方向上)并与所述第一控制逻辑区电连通的存储器阵列区104，及位于存储器阵列区104竖直上方并与所述存储器阵列区电连通的第一互连件区106。换句话说，存储器阵列区104可竖直插入于第一控制逻辑区102与第一互连件区106之间，且与所述第一控制逻辑区及所述第一互连件区电连通。第一控制逻辑区102及第一互连件区106可至少部分(例如，大致上)水平定位于第一微电子装置结构100的存储器阵列区104的水平边界内(例如，在X方向及与X方向正交的另一水平方向上)。

第一微电子装置结构100的第一控制逻辑区102包含第一半导电基底结构108、第一栅极结构110、第一布线结构112及第一互连件结构114。第一半导电基底结构108的部分、第一栅极结构110、第一布线结构112及第一互连件结构114形成第一控制逻辑区102的各种第一控制逻辑装置115，如在下文更详细地描述。

第一控制逻辑区102的第一半导电基底结构108(例如，第一半导电晶片)包括基底材料或构造，其上形成第一微电子装置结构100的额外材料及结构。第一半导电基底结构108可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，第一半导电基底结构108可包括常规硅衬底(例如，常规硅晶片)，或包括半导体材料的另一大块衬底。如本文所使用，术语“大块衬底”意指且不仅包含硅衬底，且还包含绝缘层上硅(SOI)衬底(例如蓝宝石上硅(SOS)衬底及玻璃上硅(SOG)衬底)、基底半导电基座上的硅外延层，及由一或多种半导电材料形成且包括所述一或多种半导电材料(例如，硅材料中的一或多者，例如单晶硅或多晶硅；硅-锗；锗；砷化镓；氮化镓；及磷化铟)的其它衬底。在一些实施例中，第一半导电基底结构108包括硅晶片。另外，第一半导电基底结构108可包含形成于其中及/或其上的不同层、结构及/或区。举例来说，第一半导电基底结构108可包含导电掺杂区及未掺杂区。导电掺杂区可例如用作第一控制逻辑区102的第一控制逻辑装置115的晶体管的源极区及漏极区；且未掺杂区可例如用作第一控制逻辑装置115的晶体管的沟道区。

如图1A中所展示，第一半导电基底结构108可任选地进一步包含一或多个填充穿孔116(例如，填充硅穿孔(TSV))，其至少部分(例如，不完全、完全)竖直延伸经过所述第一半导电基底结构。如果存在，填充通孔116可至少部分(例如，大致上)填充有导电材料。填充通孔116可用以促进位于第一半导电基底结构108的第一侧面(例如，前侧、顶侧)处的第一微电子装置结构100的一或多个组件与待提供于位于第一半导电基底结构108的第二相对侧(例如，背侧、底侧)处的额外组件(例如，一或多个结构及/或装置)之间的电连接，如在下文更详细地描述。在额外实施例中，可从第一半导电基底结构108省略填充通孔116(例如，不存在)。

继续参考图1A，第一微电子装置结构100的第一控制逻辑区102的第一栅极结构110可竖直位于第一半导电基底结构108的部分之上。第一栅极结构110可个别地在第一微电子装置结构100的第一控制逻辑区102内的第一控制逻辑装置115的晶体管之间水平延伸，且通过所述晶体管使用。第一栅极结构110可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直介入(例如，在Z方向上)晶体管的第一栅极结构110与沟道区(例如，第一半导电基底结构108内)之间。

如图1A中所展示，第一布线结构112可竖直位于(例如，在Z方向上)第一半导电基底结构108之上。第一布线结构112可借助于第一互连件结构114电连接到第一半导电基底结构108。第一互连件结构114的部分可竖直延伸于第一布线结构112的部分之间，且与所述部分电耦合，且第一互连件结构114的其它者可竖直延伸于第一半导电基底结构108的区(例如，导电掺杂区，例如源极区及漏极区)与第一布线结构112中的一或多者之间，且将所述区电耦合到所述一或多者。第一布线结构112及第一互连件结构114可各自个别地由导电材料形成且包含导电材料。

如先前所提及，第一半导电基底结构108、第一栅极结构110、第一布线结构112及第一互连件结构114的部分(例如，充当源极区及漏极区的导电掺杂区，充当沟道区的未掺杂区)形成第一控制逻辑区102的各种第一控制逻辑装置115。第一控制逻辑装置115可经配置以控制第一微电子装置结构100的其它组件的各种操作，例如第一微电子装置结构100的存储器阵列区104内的组件。相对于包含于一或多个额外控制逻辑区中的额外控制逻辑装置(例如，第二控制逻辑装置)，可选择包含于第一控制逻辑区102中的第一控制逻辑装置115，其待包含于包含第一微电子装置结构100及一或多个额外微电子装置结构的组合件，如在下文更详细地描述。包含于第一控制逻辑区102中的第一控制逻辑装置115的配置可不同于包含于额外控制逻辑区中的额外控制逻辑装置的配置。在一些实施例中，包含于额外控制逻辑区中的额外控制逻辑装置包括采用相对较高性能控制逻辑电路系统(例如，相对较高性能互补金属氧化物半导体(CMOS)电路系统)的相对较高性能控制逻辑装置；及包含于第一控制逻辑区102中的第一控制逻辑装置115采用相对较低性能控制逻辑电路系统(例如，额外CMOS电路系统)。额外控制逻辑区内的额外控制逻辑装置可例如经配置以在小于或等于(例如，小于)约1.4伏特(V)的施加电压下操作，例如处于约0.7V到约1.4V的范围内(例如，约0.7V到约1.3V、约0.7V到约1.2V、约0.9V到约1.2V、约0.95V到约1.15V、或约1.1V)；且第一控制逻辑区102内的第一控制逻辑装置115可经配置以在高于额外控制逻辑区内的额外控制逻辑装置的较高操作电压的施加电压下操作，例如在大于约1.2V(例如，大于或等于约1.3V、大于或等于约1.4V)的施加电压下。换句话说，第一控制逻辑装置115可经配置以在大于额外控制逻辑区内的额外控制逻辑装置经配置以操作时所处的施加电压的施加电压下操作。

作为非限制性实例，包含于第一微电子装置结构100的第一控制逻辑区102内的第一控制逻辑装置115可包含电压泵(也被称作电荷泵)(例如，V

作为又一非限制性实例，包含于第一微电子装置结构100的第一控制逻辑区102内的第一控制逻辑装置115可包含电压泵(例如，V

第一微电子装置结构100的存储器阵列区104可包含堆叠结构118、线结构120(例如，数字线结构、位线结构)，及线接点结构122。如图1A中所展示，线结构120可竖直位于(例如，在Z方向上)堆叠结构118之上，且可借助于线接点结构122电连接到堆叠结构118内的结构(例如，柱结构，例如单元柱结构；填充通孔，例如填充有导电材料的穿孔)。线接点结构122可竖直延伸于个别线结构120与堆叠结构118内的个别结构之间且电耦合到所述结构。线结构120及线接点结构122可各自个别地由导电材料形成且包含导电材料。

存储器阵列区104的堆叠结构118包含布置于层叠128中的导电结构124与绝缘结构126的竖直交错(例如，在Z方向上)序列。堆叠结构118的层叠128中的每一者可包含竖直邻近绝缘结构126中的至少一者的导电结构124中的至少一者。在一些实施例中，导电结构124由钨(W)形成且包含钨，且绝缘结构126由二氧化硅(SiO

如图1A中所展示，至少一个深接点结构130可竖直延伸穿过堆叠结构118。深接点结构130可经配置及定位以将竖直位于堆叠结构118之上的第一微电子装置结构100的一或多个组件与竖直位于堆叠结构118底层的第一微电子装置结构100的一或多个组件电连接。深接点结构130可由导电材料形成且包含导电材料。

存储器阵列区104进一步包含位于堆叠结构118上、上方及/或内的额外结构及/或装置。作为非限制性实例，存储器阵列区104包含竖直延伸穿过堆叠结构118的单元柱结构132。单元柱结构132可各自个别地包含至少部分由一或多个电荷存储结构(例如，电荷捕获结构，例如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷捕获结构；浮动栅极结构)包围的半导电柱(例如，多晶硅柱、硅-锗柱)。单元柱结构132与堆叠结构118的层叠128的导电结构124的交叉点可界定第一微电子装置结构100的存储器阵列区104内的彼此串联耦合的存储器单元134的竖直延伸串。在一些实施例中，在堆叠结构118的每一层叠128内形成于导电结构124与单元柱结构132的交叉点处的存储器单元134包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元134包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(经频带/阻障工程设计的TANOS)存储器单元，其中每一者为MONOS存储器单元的子集。在另外实施例中，存储器单元134包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属性浮动栅极)作为电荷存储结构。浮动栅极可水平介入于单元柱结构132的中心结构与堆叠结构118的不同层叠128的导电结构124之间。

至少一个源极结构136可竖直位于导电结构124及绝缘结构126的层叠128之下。在一些实施例中，单元柱结构132与源极结构136电连通。源极结构136可由导电材料形成且包含导电材料，例如掺杂硅(例如，掺杂多晶硅)、硅化钨(WSi

单元柱结构132可从堆叠结构118的上部竖直边界竖直延长穿过堆叠结构118且到位于源极结构136的上部竖直边界处或与其接近的位置。

如图1A中所展示，第一微电子装置结构100的存储器阵列区104的组件可借助于第一垫结构138及第二互连件结构140电连接到第一微电子装置结构100的第一控制逻辑区102的组件(例如，例如第一布线结构112的结构；例如第一控制逻辑装置115的装置)。举例来说，存储器阵列区104的组件(例如，结构、装置)可借助于第二互连件结构140落于第一垫结构138上。额外互连件结构可在第一垫结构138与第一控制逻辑区102的各种组件之间竖直延长，且与其电连接。第一垫结构138及第二互连件结构140可各自个别地由导电材料形成且包含导电材料。

继续参考图1A，第一互连件区106包括通过第三互连件结构144电耦合到线结构120的第一接合垫结构142(为了清晰起见且易于理解描述，图1A中仅仅示出其中一些。第三互连件结构144可竖直位于线结构120上方(例如，在Z方向中)并电连接到所述线结构，且第一接合垫结构142可竖直位于第三互连件结构144上方(例如，在Z方向中)并电连接到所述第三互连件结构。第一接合垫结构142及第三互连件结构144可个别地由导电材料形成且包含导电材料。在一些实施例中，第一接合垫结构142由铜形成且包含铜，且第三互连件结构144由钨形成且包含钨。

接下来参考图1B，第二微电子装置结构150(例如，小芯片、裸片)可形成为包含第二控制逻辑区152及竖直位于第二控制逻辑区152上方并与其电连通的第二互连件区154。第二微电子装置结构150可经配置以耦合到第一微电子装置结构100(例如，以便经由第一接合垫结构142耦合到线结构120)，如在下文更详细地描述。

第二微电子装置结构150的第二控制逻辑区152可包含第二半导电基底结构156、第二栅极结构158、导电掺杂区160(例如，源极及漏极区)、第二布线结构162及第四互连件结构164。第二半导电基底结构156、第二栅极结构158、导电掺杂区160、第二布线结构162及第四互连件结构164的部分形成第二控制逻辑区152的各种第二控制逻辑装置165，如在下文更详细地描述。导电掺杂区160可用作第二控制逻辑区152的第二控制逻辑装置165的晶体管的源极区及漏极区。第二半导电基底结构156可进一步包含未掺杂区，其可例如用作第二控制逻辑装置165的晶体管的沟道区。

第二控制逻辑区152的第二半导电基底结构156(例如，第二半导电晶片)包括基底材料或构造，其上形成有第二微电子装置结构150的额外材料及结构。第二半导电基底结构156可包括半导电结构(例如，半导电晶片)或位于支撑结构上的基底半导电材料。举例来说，第二半导电基底结构156可包括常规硅衬底(例如，常规硅晶片)，或包括半导电材料的另一大块衬底。在一些实施例中，第二半导电基底结构156包括硅晶片。另外，第二半导电基底结构156可包含形成于其中及/或其上的一或多个层、结构及/或区。

如图1B中所展示，第二半导电基底结构156可进一步包含至少部分(例如，不完全、完全)竖直延伸穿过其中的一或多个额外填充通孔159(例如，额外填充TSV)。额外填充通孔159可至少部分(例如，大致上)填充有导电材料。额外填充通孔159可用以促进位于第二半导电基底结构156的第一侧面(例如，前侧、顶侧)处的第二微电子装置结构150的一或多个组件与待提供于第二半导电基底结构156的第二相对侧(例如，背侧、底侧)处的额外组件(例如，一或多个结构及/或装置)之间的电连接，如在下文更详细地描述。在额外实施例中，从第二半导电基底结构156省略额外填充通孔159(例如，不存在)。

继续参考图1B，第二微电子装置结构150的第二控制逻辑区152的第二栅极结构158可竖直位于第二半导电基底结构156的部分之上。第二栅极结构158可在第二微电子装置结构150的第二控制逻辑区152内个别地水平延伸于第二控制逻辑装置165的晶体管之间，且通过所述晶体管使用。第二栅极结构158可由导电材料形成且包含导电材料。栅极介电材料(例如，介电氧化物)可竖直介入(例如，在Z方向上)第二栅极结构158与晶体管的沟道区(例如，第二半导电基底结构156内)之间。

如图1B中所展示，第二布线结构162可竖直位于(例如，在Z方向上)第二半导电基底结构156之上。第二布线结构162可借助于第四互连件结构164电连接到第二半导电基底结构156。第四互连件结构164的部分可竖直延伸于第二布线结构162的部分之间且将其电耦合，且第四互连件结构164的其它者可竖直延伸于第二半导电基底结构156的区(例如，导电掺杂区160，例如源极区及漏极区)与第二布线结构162中的一或多者之间且将其电耦合。第二布线结构162及第四互连件结构164可各自个别地由导电材料形成且包含导电材料。

如先前所提及，第二半导电基底结构156的部分(例如，充当源极区及漏极区的导电掺杂区160，充当沟道区的未掺杂区)、第二栅极结构158、第二布线结构162及第四互连件结构164形成第二控制逻辑区152的各种第二控制逻辑装置165。第二控制逻辑装置165可经配置以控制至少第一微电子装置结构100(图1A)的其它组件的各种操作，例如第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的组件。相对于包含于第一微电子装置结构100(图1A)的至少第一控制逻辑区102(图1A)中的第一控制逻辑装置115(图1A)，可选择包含于第二控制逻辑区152中的第二控制逻辑装置165。第二控制逻辑装置165可不同于第一控制逻辑装置115(图1A)。在一些实施例中，第二控制逻辑装置165包含采用相对较高性能控制逻辑电路系统(例如，相对较高性能CMOS电路系统)的相对较高性能控制逻辑装置。第二控制逻辑装置165可例如经配置以在小于或等于(例如，小于)约1.4伏特(V)的施加电压下操作，例如处于约0.7V到约1.4V的范围内(例如，约0.9V到约1.2V、约0.95V到约1.15V，或约1.1V)。在一些实施例中，第二控制逻辑装置165经配置以在小于第一控制逻辑装置115经配置以操作时所处的施加电压的施加电压下操作。因此，在一些实施例中，相比第一控制逻辑装置115的晶体管，第二控制逻辑装置165的晶体管可经配置以消耗较少功率，且可呈现相对经改进短沟道效应、低寄生结电容，及低结泄漏电流(例如，可包括高性能晶体管)。

作为非限制性实例，包含于第二微电子装置结构150的第二控制逻辑区152内的第二控制逻辑装置165可包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、页缓冲器、数据路径、I/O装置(例如，局部I/O装置)及控制器逻辑(例如，定时电路、时钟装置(例如，全局时钟装置)、层面启用、读取/写入电路系统(例如，读取启用电路系统、写入启用电路系统)、地址电路系统(例如，行解码器、列解码器)，或其它逻辑装置及电路系统)中的一或多者(例如，每一者)。在一些实施例中，第二控制逻辑装置165不包含驱动器(例如，WL驱动器)、分组开关或电荷或电压泵(例如，V

作为非限制性实例，包含于第二微电子装置结构150的第二控制逻辑区152内的第二控制逻辑装置165可包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如解码器(例如，局部层面解码器、列解码器)、感测放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、维修电路系统(例如，列维修电路系统)、I/O装置(例如，局部I/O装置)、存储器测试装置、MUX及ECC装置中的一或多者(例如，每一者)。作为另一非限制性实例，第二控制逻辑装置165可包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的行操作的装置，例如解码器(例如，局部层面解码器、行解码器)、驱动器(例如，列驱动器)、维修电路系统(例如，行维修电路系统)、存储器测试装置、MUX、ECC装置及自刷新/耗损均衡装置中的一或多者(例如，每一者)。

继续参考图1B，第二微电子装置结构150的第二互连件区154可包含第二垫结构166及第二接合垫结构168。第二垫结构166可竖直位于第二控制逻辑区152的第二布线结构162之上且电连接到所述第二布线结构，且第二接合垫结构168可竖直位于第二垫结构166之上且电连接到所述第二垫结构。举例来说，第二垫结构166可借助于互连件结构电连接到第二接合垫结构168，且第二垫结构166可借助于额外互连件结构电连接到第二布线结构162。第二垫结构166、第二接合垫结构168、互连件结构及额外互连件结构可各自个别地由导电材料形成且包含导电材料。在一些实施例中，第二垫结构166及第二接合垫结构168个别地由铜形成且包含铜。

现参考图1C，第一微电子装置结构100可翻转倒置(例如，在Z方向上)且附接(例如，接合)到第二微电子装置结构150，以形成包括第一微电子装置结构100及第二微电子装置结构150的微电子装置结构组合件170。第一微电子装置结构100的第一互连件区106的第一接合垫结构142可耦合到第二微电子装置结构150的第二互连件区154的第二接合垫结构168。举例来说，在翻转第一微电子装置结构100之后，第一接合垫结构142可与第二微电子装置结构150的第二接合垫结构168水平对准并与其物理接触。至少一个热压工艺可用以使第一接合垫结构142及第二接合垫结构168的材料(例如铜)迁移(例如扩散)且彼此相互作用，以将第一微电子装置结构100接合到第二微电子装置结构150以形成微电子装置结构组合件170。

在一些实施例中，第二控制逻辑区152的第二控制逻辑装置165可在第一微电子装置结构最接近线结构120的一侧可操作地耦合到第一微电子装置结构100，以将第二控制逻辑装置165耦合到第一微电子装置结构100的存储器阵列区104。

现参考图1D，在形成微电子装置结构组合件170之后，可从第一微电子装置结构100移除(例如，薄化)位于第一微电子装置结构100的后侧上的第一半导电基底结构108的部分。在一些实施例中，移除第一半导电基底结构108的所述部分包含暴露位于第一半导电基底结构108的后侧上的一或多个填充通孔116的一部分。可通过一或多种材料移除工艺移除第一半导电基底结构108的所述部分，例如研磨及蚀刻中的一者或两者。举例来说，可通过研磨移除第一半导电基底结构108的所述部分。在一些实施例中，移除第一半导电基底结构108的部分，直到第一半导电基底结构108的剩余厚度小于约100μm，例如小于约75μm、小于约50μm或小于约40μm。

继续参考图1D，在暴露一或多个填充通孔116之后，后段工艺(BEOL)结构175可形成于第一半导电基底结构108的后侧上方，且与一或多个填充通孔116或第一半导电基底结构108的其它导电结构电连通。BEOL结构175可包含经由钝化材料174形成的第五互连件结构172。第五互连件结构172可与一或多个填充通孔116或第一半导电基底结构108内的其它导电结构电连通。第五互连件结构172可由导电材料形成且包含导电材料，例如钨。钝化材料174可由绝缘材料形成且包含绝缘材料。第三接合垫结构176可竖直位于第五互连件结构172之上且电连接到所述第五互连件结构。第三接合垫结构176可由导电材料形成且包含导电材料。在一些实施例中，第三接合垫结构176由铝形成且包含铝。在额外实施例中，第三接合垫结构176由铜形成且包含铜。

第六互连件结构178可形成为与第三接合垫结构176电连通，且可在第三接合垫结构176与金属化结构180之间竖直延伸(例如，在Z方向上)。第六互连件结构178可由导电材料形成且包含导电材料，例如钨。在一些实施例中，第六互连件结构178由钨形成且包含钨。在一些实施例中，金属化结构180由铝形成且包含铝。钝化材料182可形成于微电子装置结构组合件170上方以将金属化结构180彼此电隔离。

在一些实施例中，BEOL结构175由低热预算工艺(例如，低热预算BEOL处理)形成。运用低热预算处理形成BEOL结构175可有助于第二微电子装置结构150内(例如，第二控制逻辑区152内)的高性能低电压晶体管的制造。

相较于常规组合件配置，微电子装置结构组合件170(包含其第二微电子装置结构150)促进经改进微电子装置性能、组件的经增大小型化，及更大封装密度。举例来说，相对于在竖直位于存储器阵列区104之下的常规基底控制逻辑区内包含这些控制逻辑装置的常规配置，提供竖直位于存储器阵列区104上方的第二控制逻辑区152可例如缩小存储器阵列区104的存储器单元134的竖直延伸串与微电子装置结构组合件170的第二控制逻辑装置165(例如，高性能I/O装置、高性能页缓冲器)之间的距离。举例来说，可相对于在竖直位于存储器阵列区104之下的常规基底控制逻辑区内包含这些控制逻辑装置的常规配置，缩小第二控制逻辑装置165的页缓冲器与存储器单元134的竖直延长串之间的距离。另外，相对于常规基底控制逻辑区配置，在第二控制逻辑区152而非第一控制逻辑区102内采用第二控制逻辑装置165可减小第一控制逻辑区102的水平尺寸，以相较于常规配置而促进相对较小水平覆盖区及经改进存储器阵列、裸片及/或插口区域效率。

参考图1E，在一些实施例中，在形成BEOL结构175之后，微电子装置结构组合件170可经历额外处理。借助于非限制性实例，任选地，可将与第二微电子装置结构150大致上类似的另一微电子装置结构150′(例如，额外裸片)附接到微电子装置结构组合件170的第二微电子装置结构150以形成相对较大微电子装置结构组合件190。

相对较大微电子装置结构组合件190可例如通过以下步骤形成：通过薄化(例如，在Z方向上)第二微电子装置结构150的第二半导电基底结构156以暴露一或多个额外填充经由通孔159；将第四接合垫结构192耦合(例如，形成)到一或多个额外填充通孔159的导电材料；将第四接合垫结构192与额外接合垫结构(例如，另一微电子装置结构150′的第二接合垫结构168)水平对准并物理上接触；及执行至少一个热压工艺，以将第四接合垫结构192接合到额外接合垫结构(例如，将第二微电子装置结构150的第四接合垫结构192接合到另一微电子装置结构150′的第二接合垫结构168)。

尽管图1E已描述且示出为包含包括第二控制逻辑装置165的两个第二微电子装置结构(例如，第二微电子装置结构150及另一微电子装置结构150′)，但本公开不限于此。可借助于大致上类似处理将任何合意数量的额外微电子装置结构(例如，包含第二控制逻辑装置165的第二微电子装置结构150)附接到相对较大微电子装置结构组合件190。

如上文所论述，第二控制逻辑装置165可包括采用相对较高性能控制逻辑电路系统(例如，相对较高性能互补金属氧化物半导体(CMOS)电路系统)的低电压且相对较高性能的控制逻辑装置。在一些实施例中，第二微电子装置结构150及额外微电子装置结构150′中的每一者可包含相同组件及电路系统(例如，逻辑装置及逻辑电路系统)。借助于非限制性实例，在一些实施例中，第二微电子装置结构150及额外微电子装置结构150′中的每一者各自个别地包含经配置以控制第一微电子装置结构100(图1A)的存储器阵列区104(图1A)内的阵列(例如，存储器元件阵列、存取装置阵列)的列操作的装置，例如感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、页缓冲器、数据路径、I/O装置(例如，局部I/O装置)及控制器逻辑(例如，定时电路、时钟装置(例如，全局时钟装置)、层面启用、读取/写入电路系统(例如，读取启用电路系统、写入启用电路系统)、地址电路系统(例如，行解码器、列解码器)，或其它逻辑装置及电路系统)中的一或多者(例如，每一者)。在一些此类实施例中，第二微电子装置结构150及额外微电子装置结构150′中的每一者包含一或多个页缓冲器。

形成相对较大微电子装置结构组合件190以包含第二微电子装置结构150中的多于一者可有助于形成包含经增大数目个页缓冲器及经增大量的并行度(例如，并行计算(例如，位层级并行计算、指令层级并行计算、数据并行计算、任务并行度)、存储器层级并行度)的组合件。举例来说，因为较大微电子装置结构组合件190包含分组式页缓冲器，所以相对较大微电子装置结构组合件190可经配置以归因于经增大数量个页缓冲器而并行地执行若干操作，而无需呈现相对较大微电子装置结构组合件190的水平尺寸的增大。换句话说，多个页缓冲器可并行地可操作地耦合到第一微电子装置结构100(例如，耦合到存储器单元134、耦合到线结构120)。

尽管图1D及图1E已描述且示出为将后段工艺结构175形成于第一微电子装置结构100的后侧上，但本公开不限于此。图2为根据本公开的额外实施例的微电子装置结构组合件的简化部分横截面图(例如，包含例如3D NAND快闪存储器装置的存储器装置的组合件)。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图2所描述的方法及结构可用于各种装置及电子系统中。

图2为与图1C的微电子装置结构组合件170大致上相同的微电子装置结构组合件270的简化部分横截面图，除了第二微电子装置结构150的第二半导电基底结构156已薄化，且微电子装置结构组合件270包含位于第二微电子装置结构150的后侧上(例如，经薄化第二半导电基底结构156上)，而非位于第一微电子装置结构100的第一半导电基底结构108的后侧上的后段工艺(BEOL)结构275。

参考图1C及图2，可从第二微电子装置结构150移除(例如，薄化)位于第二微电子装置结构150的后侧上的第二半导电基底结构156的部分，以暴露位于第二半导电基底结构156的后侧上的一或多个填充通孔159的一部分。可通过一或多个材料移除工艺薄化第二半导电基底结构156，例如研磨及蚀刻中的一者或两者。举例来说，可通过研磨薄化第二半导电基底结构156。在一些实施例中，移除第二半导电基底结构156，直到第二半导电基底结构156的剩余厚度小于约100μm，例如小于约75μm、小于约50μm或小于约40μm。

在暴露一或多个填充通孔159之后，后段工艺结构275可形成于第二半导电基底结构156的后侧上方，且与一或多个填充通孔159或第一半导电基底结构108的其它导电结构电连通。BEOL结构275可包含经由钝化材料274形成的互连件结构272。互连件结构272可与一或多个填充通孔116或第一半导电基底结构108内的其它导电结构电连通。互连件结构272可由导电材料形成且包含导电材料，例如钨。钝化材料274可由绝缘材料形成且包含绝缘材料。接合垫结构276可竖直位于互连件结构272之上且电连接到所述互连件结构。接合垫结构276可由导电材料形成且包含导电材料。在一些实施例中，接合垫结构276由铝形成且包含铝。在额外实施例中，接合垫结构276由铜形成且包含铜。

额外互连件结构278可形成为与接合垫结构276电连通，且可在接合垫结构276与金属化结构280之间竖直延伸(例如，在Z方向上)。额外互连件结构278可由导电材料形成且包含导电材料，例如钨。在一些实施例中，额外互连件结构278由钨形成且包含钨。在一些实施例中，金属化结构280由铝形成且包含铝。钝化材料282可形成于微电子装置结构组合件270上方以将金属化结构280彼此电隔离。

在另外其它实施例中，微电子装置结构组合件270可包含第二微电子装置结构150中的多于一者，如上文参考图1E所描述。图3A及图3B为根据本公开的实施例的示出形成微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的方法的简化部分横截面图。运用下文所提供的描述，所属领域的一般技术人员将容易地显而易见，本文中参考图3A及图3B所描述的方法及结构可用于各种装置及电子系统中。

参考图3A及图1C，图1C的微电子装置结构组合件170可翻转(例如，在Z方向上)，且第二半导电基底结构156的部分可经薄化以暴露一或多个额外通孔159，且形成微电子装置结构组合件370。可通过例如研磨、蚀刻或二者薄化第二半导电基底结构156。

在暴露一或多个额外通孔159之后，第四接合垫结构192可形成为与一或多个额外通孔159接触。第四接合垫结构192可由导电材料形成且包含导电材料。在一些实施例中，第四接合垫结构192由铜形成且包含铜。

参考图3B，微电子装置结构组合件370可经历额外处理以形成相对较大微电子装置结构组合件390。借助于非限制性实例，任选地，可将与第二微电子装置结构150大致上类似的另一微电子装置结构150′(例如，额外裸片)附接到微电子装置结构组合件370以形成相对较大微电子装置结构组合件390。微电子装置结构组合件370的第四接合垫结构192可与另一微电子装置结构150′的接合垫结构(例如，第二接合垫结构168)水平对准并接触，且可执行至少一个热压缩工艺以将微电子装置结构组合件370的第四接合垫结构192接合到另一微电子装置结构150′的接合垫结构(例如，第二接合垫结构168)。

在另一微电子装置结构150′接合到微电子装置结构组合件370之后，后段工艺结构可形成于另一微电子装置结构150′上，如上文参考图2的后段工艺结构275的形成所描述。举例来说，另一微电子装置结构150′的第二半导电基底结构156可经薄化以暴露一或多个额外通孔159，且后段工艺结构275可形成为与一或多个额外通孔159电连通，如上文参考图2所描述。

尽管图3B已描述且示出为包含包括第二控制逻辑装置165的两个第二微电子装置结构(例如，第二微电子装置结构150及另一微电子装置结构150′)，但本公开不限于此。可借助于大致上类似处理将任何合意数量的额外微电子装置结构(例如，包含第二控制逻辑装置165的第二微电子装置结构150)附接到相对较大微电子装置结构组合件390。

如上文参考图2及图3B所描述的在第二微电子装置结构150、150′的第二半导电基底结构156的一侧上形成后段工艺结构275可有助于改进例如位于第二微电子装置结构150、150′内的I/O装置与位于微电子装置结构组合件270或相对较大微电子装置结构组合件390之外的装置之间的通信。

如上文所论述，第二控制逻辑装置165可包括采用相对较高性能控制逻辑电路系统(例如，相对较高性能互补金属氧化物半导体(CMOS)电路系统)的低电压且相对较高性能的控制逻辑装置。另外，包含微电子装置结构150中的多于一者的相对较大微电子装置结构组合件390以可有助于相较于常规微电子装置形成包含经增大数目个页缓冲器及经增大量的并行度(例如，并行计算(例如，位层级并行计算、指令层级并行计算、数据并行计算、任务并行度)、存储器层级并行度)的组合件。

图4A为根据本公开的实施例的示出微电子装置400的电路占据面积的简化示意图。微电子装置可包含上文参考图1A到图3B所描述的微电子装置结构组合件170、270、370或相对较大微电子装置结构组合件190、390中的一者。图4A用俯视图示出微电子装置400的电路占据面积，且在X-Y平面中示出电路占据面积。

微电子装置400可包含可与上文参考图1A所描述的第一微电子装置结构100大致上类似的第一微电子装置结构402，及至少与上文参考图1B所描述的第二微电子装置结构150大致上类似的第二微电子装置结构420。尽管第一微电子装置结构402及第二微电子装置结构420在图4A中示出为经定位于同一X-Y平面中，但应理解，第一微电子装置结构402从第二微电子装置结构420竖直偏移(例如，在Z方向上)。图4A的线450是为了指示第一微电子装置结构402从第二微电子装置结构420竖直偏移。因此，在一些实施例中，第一微电子装置结构402可能不会从第二微电子装置结构420水平偏移(例如，在X方向及Y方向中的一者或两者中)。

第一微电子装置结构402及第二微电子装置结构420中的每一者可个别地包括裸片，且可彼此耦合，如上文参考图1A到图3B所描述。如图4A中所指示，第一微电子装置结构402裸片及第二微电子装置结构420裸片可具有相同大小(例如，区域)。

第一微电子装置结构402可由阵列边界404界定，其可界定存储器阵列区(例如，存储器阵列区104(图1A))的边缘。因此，阵列边界404可界定存储器单元(例如，存储器单元134(图1A))所处的位置(例如，区域)，例如单元柱结构(例如，单元柱结构132(图1A))的存储器单元串。另外，在一些实施例中，阵列边界404包含用于形成到堆叠结构118的字线的接点(例如，导电结构124)的接触区。

第一微电子装置结构402可包含各种逻辑装置及相关电路系统。在一些实施例中，第一微电子装置结构402的大致上所有(例如，所有)逻辑装置可位于通过阵列边界404界定的区域内。在一些此类实施例中，第一微电子装置结构402可被称作所谓的“零边缘”装置结构。

在一些实施例中，第一微电子装置结构402的逻辑装置竖直邻近如上文参考图1A所描述的存储器阵列，及位于存储器阵列区104之下的第一控制逻辑区102的第一控制逻辑装置115。举例来说，逻辑装置可位于存储器阵列下方，且位于通过阵列边界404界定的边界内。

继续参考图4A且仅仅作为一个实例，第一微电子装置结构402的逻辑装置包含电压泵406(例如，V

分组开关408可包含经配置且操作以在存储器阵列的存储器单元(例如，存储器单元134(图1A))的块(例如，堆叠结构118(图1A)的存储器单元134及相关联单元柱结构132(图1A)的块)之间切换的电路系统及逻辑。分组开关408可经配置且操作以接收块选择信号(例如，块地址信号)，且输出信号以开启选定块的一或多个晶体管并关闭未选定块的一或多个晶体管。分组开关408可从例如读取/写入电路、控制器逻辑428或另一装置接收块选择信号。

字线驱动器410可与行解码器电连通，且可经配置且操作以基于从行解码器接收的字线选择命令而启动存储器阵列的字线(例如，与单元柱结构132(图1A)的存储器单元134(图1A)相关联的堆叠结构118(图1A)的字线)。存储器单元(例如，存储器单元134)可通过存取装置存取，以供用于通过使用字线驱动器410置于字线上的电压读取或编程。

将第一微电子装置结构402形成为将其逻辑装置包含于阵列边界404内可有助于微电子装置400的大小(例如，占据面积、面积)的缩小。

第二微电子装置结构420可包含用于控制第一微电子装置结构402的各种操作(例如，存储器阵列区104(图1A)的各种操作)的额外逻辑装置及电路系统。可基于(例如，相对于)第一微电子装置结构402的装置及电路系统选择第二微电子装置结构420的装置及电路系统。第二微电子装置结构420的装置及电路系统可不同于第一微电子装置结构402的装置及电路系统。

借助于非限制性实例，第二微电子装置结构420可包含感测放大器及页缓冲器422、数据路径424、I/O装置426及控制器逻辑428。在一些实施例中，通过第二微电子装置结构420的装置(例如，感测放大器及页缓冲器422、数据路径424、I/O装置426及控制器逻辑428)占据的区域可与阵列边界404所界定的阵列大致上相同。换句话说，第二微电子装置结构420的装置可位于对应于通过阵列边界404所占据且界定的区域的区域内。因此，第二微电子装置结构420裸片可经堆叠以竖直邻近第一微电子装置结构402，且可相对于第一微电子装置结构402未占据额外区域。

在一些实施例中，第二微电子装置结构420包含一或多个行解码器。

感测放大器及页缓冲器422的感测放大器可经配置以从通过列解码器选择的数字线接收数字线输入，且在读取操作期间产生数字数据值。因此，感测放大器可经配置且操作以从存储器阵列(例如，存储器阵列区104(图1A))的存储器单元(例如，存储器单元134(图1A))感测(读取)数据。在一些实施例中，列解码器位于第二微电子装置结构420内。

感测放大器及页缓冲器422的页缓冲器可经配置以从存储器阵列区(例如，存储器阵列区104(图1A))的存储器单元串的存储器单元(例如，存储器单元134(图1A))接收数据，且在各种读取及写入操作期间存储数据(例如，临时地存储数据)。页缓冲器可与数据路径424及I/O装置426操作连通，且可有助于增加I/O装置426与存储器阵列的存储器单元串之间的数据传送。在一些实施例中，页缓冲器422各自个别地包括与从存储器页的存储器单元读取的数据在依序输出(例如，到一或多个I/O装置426)之前进行临时存储的存储器页的大小相同的大小(容量)。另外，页缓冲器422可经配置以存储待写入到存储器单元134的存储器页的信息。因此，页缓冲器422可包含相对较大数目个易失性存储元件，通常双稳态元件或锁存器，数目对应于存储器页的存储器单元的数目。

数据路径424可经配置且操作以提供数据到微电子装置400的一或多个装置(例如，逻辑装置)。举例来说，数据路径424可经配置且操作以将数据值移动到单元柱结构132(图1A)的存储器单元134(图1A)及/或从所述存储器单元移动数据值，到及/或从一或多个装置(例如，逻辑装置)。数据路径424可与存储器阵列相关联，且与例如I/O装置426(例如，数据输入/输出垫)、页缓冲器422、控制器逻辑428及其它装置相关联。举例来说，数据路径424可位于存储体与对应数据输入/输出端(DQ垫)之间。

I/O装置426可经配置且操作以通过将适当电压置于通过列解码器选择的数字线上来将数据编程为第一微电子装置结构402的存储器元件(例如，存储器单元134(图1A))。在一些实施例中，I/O装置426可用于经由数据总线与主机进行双向数据通信，且可耦合到经配置用于将数据写入到存储器阵列的写入电路系统。

控制器逻辑428可经配置以控制第一微电子装置结构402的一或多个操作，包含例如数据感测操作(例如，读取操作)及数据编程操作(例如，写入操作)。在一些实施例中，控制器逻辑428经配置以感测外部信号中的变化，且经配置以基于例如外部信号是读取操作、写入操作还是另一信号而发出内部信号。举例来说，控制器逻辑428可接收包括芯片选择信号、读取/写入信号(例如，写入启用信号、地址锁存信号)或另一信号的输入。响应于接收读取/写入信号，控制器逻辑428可将信号(例如，读取启用信号、写入启用信号)发送到例如行解码器及/或列解码器。如上文所描述，行解码器可经配置以将地址信号发送到位于第一微电子装置结构402内的字线驱动器(例如，字线驱动器410)。行解码器可经配置且操作以基于由此接收的行地址信号而选择存储器阵列的特定字线。行解码器可将字线部分命令输出到字线驱动器410。列解码器可经配置且操作以基于由此接收的列地址选择信号而选择存储器阵列的特定数字线(例如，位线)。

在一些实施例中，感测放大器及页缓冲器422可延伸第二微电子装置结构420的长度(例如，在X方向上)。换句话说，感测放大器及页缓冲器422电路可利用第二微电子装置结构420的整个长度。此配置可归因于用于支撑感测放大器及页缓冲器422的数量的较大区域而有助于给定区域中的较高密度的存储器阵列(例如，存储器阵列区104(图1A))结构。

图4B为示出微电子装置400的布局的简化示意图。微电子装置的组件及电路系统位于阵列边界404内。存储器阵列(例如，存储器阵列区104(图1A))可包含例如在第一方向中(例如，在X方向中)延伸的字线412，及在大致上垂直于所述第一方向的第二方向(例如，Y方向)中延伸的数字线414(例如，位线)。字线412可耦合到驱动器410(例如，字线驱动器)。在一些实施例中，第一微电子装置结构402包含多于一个(例如，两个)驱动器410。

第一微电子装置结构402可进一步包含可从驱动器410竖直偏移的页缓冲器432的一或多个存储体430。页缓冲器432的存储体430还可从驱动器410横向偏移(例如，在X方向及Y方向中的一者或两者中)。换句话说，页缓冲器432的存储体430可能不会竖直紧邻驱动器410。在一些实施例中，驱动器410及页缓冲器432的存储体430皆不可占据超过阵列边界404内的区域的约50％。

图5A为根据本公开的实施例的示出微电子装置500的电路占据面积的简化示意图。微电子装置结构可包含上文参考图1A到图3B所描述的微电子装置结构组合件170、270、370或相对较大微电子装置结构组合件190、390中的一者。

图5A的微电子装置结构的电路占据面积可与图4A的电路占据面积大致上类似，除了字线驱动器410及控制器逻辑428可位于界定存储器阵列区(例如，存储器阵列区104(图1A))的边缘的阵列边界504的边缘外部。换句话说，阵列边界504可界定存储器单元(例如，存储器单元134(图1A))所处的位置(例如，区域)，例如单元柱结构(例如，单元柱结构132(图1A))的存储器单元串。

微电子装置可包含可与上文参考图1A所描述的第一微电子装置结构100大致上类似的第一微电子装置结构502，及至少与上文参考图1B所描述的第二微电子装置结构150大致上类似的第二微电子装置结构520。尽管第一微电子装置结构502及第二微电子装置结构520在图5A中示出为经定位于同一X-Y平面中，但应理解，第一微电子装置结构502从第二微电子装置结构520竖直偏移(例如，在Z方向上)。图5A的线550是为了指示第一微电子装置结构502从第二微电子装置结构520竖直偏移。因此，在一些实施例中，第一微电子装置结构502可能不会从第二微电子装置结构520水平偏移(例如，在X方向及Y方向中的一者或两者中)。

第一微电子装置结构502及第二微电子装置结构520中的每一者可个别地包括裸片，且可彼此耦合，如上文参考图1A到图3C所描述。如图5A中所指示，第一微电子装置结构502裸片及第二微电子装置结构520裸片可具有相同大小(例如，区域)。

第一微电子装置结构502的阵列边界504可界定存储器阵列区(例如，存储器阵列区104(图1A))的边缘。因此，阵列边界504可界定存储器单元(例如，存储器单元134(图1A))所处的位置(例如，区域)，例如单元柱结构(例如，单元柱结构132(图1A))的存储器单元串。

第一微电子装置结构502可包含各种逻辑装置及相关电路系统。第一微电子装置结构502的逻辑装置中的至少一些可位于阵列边界504内，且第一微电子装置结构502的至少其它装置可定位于阵列边界504外部。借助于非限制性实例，第一微电子装置结构502可包含可位于阵列边界504内的电压泵406(例如，V

继续参考图5A，第二微电子装置结构520可包含用于控制第一微电子装置结构502的各种操作(例如，存储器阵列的各种操作)的额外逻辑装置及电路系统。可基于(例如，相对于)第一微电子装置结构502的装置及电路系统选择第二微电子装置结构520的装置及电路系统。第二微电子装置结构520的装置及电路系统可不同于第一微电子装置结构502的装置及电路系统。

借助于非限制性实例，第二微电子装置结构520可包含感测放大器及页缓冲器522、数据路径524、I/O装置526及控制器逻辑528。在一些实施例中，通过第二微电子装置结构520的装置(例如，感测放大器及页缓冲器422、数据路径424、I/O装置426及控制器逻辑428)占据的区域可与通过第一微电子装置结构502的装置及电路系统占据的区域大致上相同。在一些实施例中，第二微电子装置结构520的装置的部分(例如，感测放大器及页缓冲器422、数据路径424及I/O装置426)可位于阵列边界504内，且第二微电子装置结构520的其它装置(例如，控制器逻辑428)可位于阵列边界504外部。在一些实施例中，驱动器410可经定位竖直紧邻控制器逻辑428(例如，位于其正上方、正下方)。

在一些实施例中，第二微电子装置结构520裸片可经堆叠竖直邻近第一微电子装置结构502，且可相对于第一微电子装置结构502未占据额外区域。

将第一微电子装置结构502形成为将其一些逻辑装置包含于阵列边界504内，且将逻辑装置的其它者(例如，驱动器410)包含于阵列边界504外部可有助于第一微电子装置结构502的大小(例如，占据面积、区域)的缩小，同时促进位于阵列边界504外部的第一微电子装置结构502及第二微电子装置结构520的一些组件的区域增大。

图5B为示出图5A的微电子装置500的布局的简化示意图。微电子装置的组件及电路系统位于阵列边界504内。阵列可包含例如在第一方向中(例如，在X方向中)延伸的字线512，及在大致上垂直于所述第一方向的第二方向(例如，Y方向)中延伸的数字线514(例如，位线)。字线512可耦合到包含字线电路(例如，每一字线512一个字线电路)的驱动器510(例如，字线驱动器)。在一些实施例中，第一微电子装置结构502仅仅包含一个驱动器510。

第一微电子装置结构502可进一步包含页缓冲器532的一或多个存储体530。在一些实施例中，每一位线514耦合到一个页缓冲器532。页缓冲器532的存储体530可从驱动器510竖直偏移。页缓冲器532的存储体530还可从驱动器510横向偏移(例如，在X方向及Y方向中的一者或两者中)。换句话说，页缓冲器532的存储体530可能不会竖直紧邻驱动器510。

将驱动器510形成于阵列边界504外部可有助于阵列边界504内的用于页缓冲器532的存储体530的区域增大。在一些此类实施例中，微电子装置500可相较于上文参考图4A及图4B所描述的微电子装置400包含较大数目个页缓冲器532。

因此，根据本公开的一些实施例，一种微电子装置包括第一裸片，所述第一裸片包括存储器阵列区，所述存储器阵列区包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其位于所述堆叠结构内。所述第一裸片进一步包括第一控制逻辑区，所述第一控制逻辑区包括包含至少字线驱动器的第一控制逻辑装置。所述微电子装置进一步包括第二裸片，所述第二裸片附接到所述第一裸片，所述第二裸片包括第二控制逻辑区，所述第二控制逻辑区包括第二控制逻辑装置，所述第二控制逻辑装置包含经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的至少一个页缓冲器装置。

此外，根据本公开的额外实施例，一种形成微电子装置的方法包括形成第一微电子装置结构，所述第一微电子装置结构包括：第一控制逻辑区，其包括包含至少一个字线驱动器的第一控制逻辑装置；及存储器阵列区，其竖直邻近所述第一控制逻辑区。所述第一微电子装置结构进一步包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其延伸穿过所述堆叠结构。所述方法进一步包括：形成包括第二控制逻辑区的第二微电子装置结构，所述第二控制逻辑区包括包含至少一个页缓冲器的第二控制逻辑装置；及将所述第一微电子装置结构附接到所述第二微电子装置结构。

因此，根据本公开的其它实施例，一种微电子装置包括存储器阵列区，所述存储器阵列区包括：堆叠结构，其包括导电结构与绝缘结构的竖直交错序列；及存储器单元的竖直延伸串，其位于所述堆叠结构内。所述微电子装置进一步包括：第一控制逻辑区，其包括位于所述存储器阵列区之上的至少一个字线驱动器；及第二控制逻辑区，其包括位于所述存储器阵列区之下的至少一个页缓冲器，所述至少一个页缓冲器经配置以相比所述至少一个字线驱动器在较低电压下操作。

因此，根据本公开的其它实施例，一种形成微电子装置的方法包括形成第一微电子装置结构，所述第一微电子装置结构包括：第一半导电基底结构；第一控制逻辑区，其包括高电压CMOS电路系统，所述高电压CMOS电路系统包括位于所述第一半导电基底结构之上的至少一个字线驱动器；及存储器阵列区，其位于所述第一半导电基底结构之上。所述第一微电子装置结构进一步包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其位于所述堆叠结构内。所述方法进一步包括形成第二微电子装置结构，所述第二微电子装置结构包括：第二半导电基底结构；及第二控制逻辑区，其位于所述第二半导电基底结构之上且包括低电压CMOS电路系统，所述低电压CMOS电路系统包括至少一个页缓冲器。所述方法进一步包括将所述第一微电子装置结构附接到所述第二微电子装置结构。

根据本公开的实施例的结构、组合件及装置可用于本公开的电子系统的实施例中。举例来说，图6为根据本公开的实施例的说明性电子系统600的框图。电子系统600可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具Wi-Fi或蜂窝功能的平板计算机(例如

因此，根据本公开的实施例，一种电子系统包括输入装置、输出装置、可操作地耦合到输入装置及输出装置的处理器装置，以及可操作地耦合到处理器装置的存储器装置。所述存储器装置包括：堆叠结构，其包括各自包括导电结构及竖直邻近所述导电结构的绝缘结构的层叠；存储器单元的竖直延伸串，其位于所述堆叠结构内；第一控制逻辑区，其包括竖直位于所述堆叠结构之上且包括至少一个字线驱动器的CMOS电路系统；及第二控制逻辑区，其包括竖直位于所述堆叠结构之下且包括页缓冲器的额外CMOS电路系统，所述页缓冲器相比所述至少一个字线驱动器具有相对较低操作电压要求。

本公开的方法、结构、组合件、装置及系统相较于常规方法、常规结构、常规组合件、常规装置及常规系统有利地促进经改进性能、可靠性、耐久性、组件的经增大小型化、经改进图案质量，及更大封装密度中的一或多者。本公开的方法、结构及组合件可大致上减轻与常规微电子装置的形成及处理相关的问题，例如非所要特征损害(例如，腐蚀损害)、变形(例如，翘曲、弯折、凹陷、折弯)及性能局限性(例如，速度局限性、数据传送局限性、电力消耗局限性)。

本公开的额外非限制性实例实施例在下文进行阐述。

实施例1：一种微电子装置，其包括：第一裸片，所述第一裸片包括：存储器阵列区，其包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其位于所述堆叠结构内；第一控制逻辑区，其包括包含至少字线驱动器的第一控制逻辑装置；及第二裸片，其附接到所述第一裸片，所述第二裸片包括第二控制逻辑区，所述第二控制逻辑区包括第二控制逻辑装置，所述第二控制逻辑装置包含经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的至少一个页缓冲器装置。

实施例2：根据实施例1所述的微电子装置，其进一步包括位于所述第一裸片的半导电基底结构中与所述第一控制逻辑区相对的侧上的后段工艺(BEOL)结构。

实施例3：根据实施例1或实施例2所述的微电子装置，其进一步包括位于所述第二裸片的基底半导电结构中与所述第二控制逻辑装置相对的侧上的后段工艺(BEOL)结构。

实施例4：根据实施例1到3中任一项所述的微电子装置，其中所述第一裸片的水平区域与所述第二裸片的水平区域大致上相同。

实施例5：根据实施例1到4中任一项所述的微电子装置，其中所述第一裸片的所述第一控制逻辑区被限制于所述第一裸片的所述存储器阵列区的水平边界内。

实施例6：根据实施例1到5中任一项所述的微电子装置，其进一步包括第三裸片，所述第三裸片耦合到所述第二裸片，所述第三裸片包括第三控制逻辑区，所述第三控制逻辑区包括与所述第二控制逻辑区大致上相同类型的控制逻辑装置。

实施例7：根据实施例1到6中任一项所述的微电子装置，其中所述第一控制逻辑装置进一步包括电压泵及分组开关。

实施例8：根据实施例1到7中任一项所述的微电子装置，其中所述第二控制逻辑装置进一步包括至少一个I/O装置、至少一个感测放大器，及数据路径。

实施例9：根据实施例1到8中任一项所述的微电子装置，其中所述第二控制逻辑装置的操作电压低于所述第一控制逻辑装置的操作电压。

实施例10：一种形成微电子装置的方法，所述方法包括：形成第一微电子装置结构，所述第一微电子装置结构包括：第一控制逻辑区，其包括包含至少一个字线驱动器的第一控制逻辑装置；及存储器阵列区，其竖直邻近所述第一控制逻辑区，所述存储器阵列区包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其延伸穿过所述堆叠结构；及形成包括第二控制逻辑区的第二微电子装置结构，所述第二控制逻辑区包括第二控制逻辑装置，所述第二控制逻辑装置包含至少一个页缓冲器；及将所述第一微电子装置结构附接到所述第二微电子装置结构。

实施例11：根据实施例10所述的方法，其中将所述第一微电子装置结构附接到所述第二微电子装置结构包括将所述存储器阵列区定位于所述第一控制逻辑区与所述第二控制逻辑区之间。

实施例12：根据实施例10或实施例11所述的方法，其进一步包括将所述第一控制逻辑区形成为包括至少一个电压泵及至少一个分组开关。

实施例13：根据实施例12所述的方法，其中将所述第一控制逻辑区形成为包括至少一个电压泵及至少一个分组开关包括：将所述至少一个电压泵及所述至少一个分组开关形成于所述第一微电子装置结构的水平阵列边界内；及将所述至少一个字线驱动器形成于所述第一微电子装置结构的所述水平阵列边界之外。

实施例14：根据实施例10到13中任一项所述的方法，其中形成包括包含至少一个页缓冲器的第二控制逻辑区的第二微电子装置结构包括针对所述存储器阵列区的每一位线形成一个页缓冲器。

实施例15：根据实施例10到14中任一项所述的方法，其中形成包括第二控制逻辑区的第二微电子装置结构包括将所述第二控制逻辑区形成为包括第二控制逻辑装置，所述第二控制逻辑装置经配置以相比所述第一微电子装置结构的第一控制逻辑装置在相对较低电压下操作。

实施例16：根据实施例10到15中任一项所述的方法，其进一步包括在将所述第一微电子装置结构附接到所述第二微电子装置结构之后，形成后段工艺(BEOL)结构，所述BEOL结构竖直邻近所述第一微电子装置结构或所述第二微电子装置结构中的一者。

实施例17：根据实施例10到16中任一项所述的方法，其进一步包括将第三微电子装置结构附接到所述第二微电子装置结构，所述第三微电子装置结构包括至少一个额外页缓冲器。

实施例18：根据实施例10到17中任一项所述的方法，其中形成第二微电子装置结构包括将所述第二微电子装置结构形成为与所述第一微电子装置结构具有大致上相同的水平区域。

实施例19：一种微电子装置，其包括：存储器阵列区，其包括：堆叠结构，其包括导电结构与绝缘结构的竖直交错序列；及存储器单元的竖直延伸串，其位于所述堆叠结构内；第一控制逻辑区，其包括位于所述存储器阵列区之上的至少一个字线驱动器；及第二控制逻辑区，其包括位于所述存储器阵列区之下的至少一个页缓冲器，所述至少一个页缓冲器经配置以相比所述至少一个字线驱动器在较低电压下操作。

实施例20：根据实施例19所述的微电子装置，其进一步包括位于所述第二控制逻辑区之下的第三控制逻辑区，所述第三控制逻辑区与所述第二控制逻辑区包括大致上相同的控制装置。

实施例21：根据实施例19或实施例20所述的微电子装置，其中所述第一控制逻辑区包括至少一个电压泵。

实施例22：根据实施例19到21中任一项所述的微电子装置，其中所述第二控制逻辑区包括一或多个感测放大器、一或多个I/O装置，及控制器逻辑。

实施例23：根据实施例19到22中任一项所述的微电子装置，其中所述第一控制逻辑区包括：第一部分，其包括位于由所述存储器阵列区界定的区域外部的所述至少一个字线驱动器；及第二部分，其包括位于由所述存储器阵列区界定的所述区域内的额外控制逻辑装置。

实施例24：根据实施例23所述的微电子装置，其中所述额外控制逻辑装置包括至少一个分组开关及至少一个电压泵。

实施例25：根据实施例19到24中任一项所述的微电子装置，其中所述第二控制逻辑区包括经配置以在处于从约0.7V到约1.4V的范围内的施加电压下操作的CMOS电路系统。

实施例26：一种形成微电子装置的方法，所述方法包括：形成第一微电子装置结构，所述第一微电子装置结构包括：第一半导电基底结构；第一控制逻辑区，其包括高电压CMOS电路系统，所述高电压CMOS电路系统包括位于所述第一半导电基底结构之上的至少一个字线驱动器；及存储器阵列区，其位于所述第一半导电基底结构之上且包括：堆叠结构，其包括竖直交错的导电结构与绝缘结构；及存储器单元的竖直延伸串，其位于所述堆叠结构内；形成第二微电子装置结构，所述第二微电子装置结构包括：第二半导电基底结构；及第二控制逻辑区，其位于所述第二半导电基底结构之上且包括低电压CMOS电路系统，所述低电压CMOS电路系统包括至少一个页缓冲器；及将所述第一微电子装置结构附接到所述第二微电子装置结构。

实施例27：根据实施例26所述的方法，其进一步包括：薄化所述第二半导电基底结构以暴露延伸穿过所述第二半导电基底结构的至少一个导电填充通孔；及形成后段工艺(BEOL)结构，所述BEOL结构与所述至少一个导电填充通孔电连通。

实施例28：根据实施例26或实施例27所述的方法，其进一步包括将所述第二微电子装置结构的接合垫结构耦合到包括至少一额外页缓冲器的第三微电子装置结构的接合垫。

实施例29：根据实施例26到28中任一项所述的方法，其中形成第二微电子装置结构包括将第二微电子装置结构形成为包括第二控制逻辑区，所述第二控制逻辑区包括数据路径、至少一个I/O装置，及控制器逻辑。

实施例30：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括：堆叠结构，其包括各自包括导电结构及竖直邻近所述导电结构的绝缘结构的层叠；存储器单元的竖直延伸串，其位于所述堆叠结构内；第一控制逻辑区，其包括竖直位于所述堆叠结构之上且包括至少一个字线驱动器的CMOS电路系统；及第二控制逻辑区，其包括竖直位于所述堆叠结构之下且包括页缓冲器的额外CMOS电路系统，所述页缓冲器相比所述至少一个字线驱动器具有相对较低操作电压要求。

虽然已结合诸图描述了某些说明性实施例，但所属领域的一般技术人员将认识到并理解，本公开所涵盖的实施例并不限于本文中明确展示并描述的那些实施例。实际上，可在不脱离本公开所涵盖的实施例的范围(例如权利要求书中主张的那些实施例，包括法定等效物)的情况下对本文所描述的实施例进行许多添加、删除及修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍涵盖在本公开的范围内。