一种图像传感器及其制造方法

技术领域

本公开实施例涉及半导体制造技术领域，尤其涉及一种图像传感器及其制造方法。

背景技术

图像传感器可以划分为电荷耦合器件(Charge Coupled Device，CCD)图像传感器和互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)图像传感器两种类型。其中，CMOS图像传感器(CMOS Image Sensor，CIS)是一种利用硅半导体的光电特性来实现光电信号转换的图像传感器件，其结构简单、功耗低、成品率高且价格低廉，广泛应用于消费电子、生物医疗、安全监控和航天等领域。

CIS包括卷帘快门(Rolling Shutter)CIS和全局快门(Global Shutter)CIS两种类型。其中，卷帘快门CIS指的是一帧中各行的曝光时刻不同，下一行的曝光时刻比上一行推迟一个行读出周期，而一帧中最后一行的曝光时刻比第一行推迟了一个帧的读出周期；而全局快门CIS指的是所有像素的曝光时刻均相同，同时开始曝光，同时结束曝光。

然而，由于卷帘快门CIS的逐行曝光的特性，存在不可避免的“果冻效应”，尤其是在拍摄高速运动的物体时，会造成图像的严重失真。这里“果冻效应”指的是使用卷帘快门的方式拍摄，逐行扫描速度不够，拍摄结果就可能出现“倾斜”、“摇摆不定”或“部分曝光”等情况。

不同于卷帘快门CIS采用逐行曝光的方式，全局快门CIS采用整个像素阵列同时开始曝光和完成曝光的方式工作，因此，使用全局快门CIS可以完美地解决卷帘快门CIS逐行曝光时导致的不同行像素之间的偏差。随着人们对于高清图像的不断追求以及高速机器视觉、工业测量、航空航天等领域的发展，对于高性能全局快门CIS的需求日益迫切。

发明内容

有鉴于此，本公开实施例为解决现有技术中存在的至少一个技术问题而提供一种图像传感器及其制造方法。

为达到上述目的，本公开的技术方案是这样实现的：

第一方面，本公开实施例提供一种图像传感器，所述图像传感器包括：相互键合的第一半导体结构和第二半导体结构；其中，

所述第一半导体结构包括像素阵列，所述像素阵列包括多个呈阵列排布的像素单元；其中，每个所述像素单元包括光电二极管，所述光电二极管用于将光信号转换为电信号；

所述第二半导体结构包括逻辑电路，所述逻辑电路包括多个晶体管；所述晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；其中，所述复位晶体管用于对所述像素单元进行复位，所述源极跟随晶体管用于输出所述电信号，所述行选择晶体管用于将所述源极跟随晶体管输出的所述电信号选择输出。

在一些实施例中，所述第一半导体结构的相邻所述像素单元之间设有第一隔离结构；所述第二半导体结构的相邻所述晶体管之间设有第二隔离结构；其中，所述第一隔离结构和所述第二隔离结构不同。

在一些实施例中，每个所述像素单元还包括传输晶体管和浮置扩散区，所述传输晶体管和所述光电二极管连接，用于将所述电信号传输至所述浮置扩散区。

在一些实施例中，所述光电二极管包括：

设于第一衬底内的第一掺杂类型的第一掺杂区；

设于所述第一衬底内且位于所述第一掺杂区上方的第二掺杂类型的第二掺杂区，所述第一掺杂区用于收集所述光信号转换生成的电荷；其中，所述传输晶体管的栅极用于将所述第一掺杂区收集的电荷转移至所述浮置扩散区。

在一些实施例中，所述晶体管包括：

设于第二衬底内的第三掺杂区和第四掺杂区；

位于所述第二衬底之上的控制栅极，且所述控制栅极位于所述第三掺杂区和所述第四掺杂区之间；其中，所述第一掺杂区和所述第三掺杂区不同，所述第一掺杂区和所述第四掺杂区不同。

在一些实施例中，所述第一半导体结构还包括：位于所述像素阵列上方的第一互连层和位于所述第一互连层上方的第一键合层；其中，所述第一键合层包括第一介质层和设于所述第一介质层内的第一键合触点，所述第一介质层的表面和所述第一键合触点的表面基本齐平；

所述第二半导体结构还包括：位于所述逻辑电路上方的第二互连层和位于所述第二互连层上方的第二键合层；其中，所述第二键合层包括第二介质层和设于所述第二介质层内的第二键合触点，所述第二介质层的表面和所述第二键合触点的表面基本齐平。

在一些实施例中，所述图像传感器还包括：

键合界面，位于所述第一键合层和所述第二键合层之间，所述第一键合触点在所述键合界面处和所述第二键合触点接触。

第二方面，本公开实施例提供一种图像传感器的制造方法，所述制造方法包括：

形成第一半导体结构，所述第一半导体结构包括像素阵列，所述像素阵列包括多个呈阵列排布的像素单元；其中，每个所述像素单元包括光电二极管，所述光电二极管用于将光信号转换为电信号；

形成第二半导体结构，所述第二半导体结构包括逻辑电路，所述逻辑电路包括多个晶体管；所述晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；

将所述第一半导体结构和所述第二半导体结构进行键合，使得所述像素阵列和所述逻辑电路之间电连接；其中，所述复位晶体管用于对所述像素单元进行复位，所述源极跟随晶体管用于输出所述电信号，所述行选择晶体管用于将所述源极跟随晶体管输出的所述电信号选择输出。

在一些实施例中，所述形成第一半导体结构，包括：

对第一衬底进行刻蚀，以形成多个第一凹槽；

对所述第一凹槽进行填充，以形成多个第一隔离结构；

所述形成第二半导体结构，包括：

对第二衬底进行刻蚀，以形成多个第二凹槽；

对所述第二凹槽进行填充，以形成多个第二隔离结构；其中，所述第一隔离结构和所述第二隔离结构不同。

在一些实施例中，每个所述像素单元还包括：传输晶体管和浮置扩散区，所述传输晶体管和所述光电二极管连接，用于将所述电信号传输至所述浮置扩散区。

在一些实施例中，任意相邻两个所述第一隔离结构之间设有第一有源区；所述形成第一半导体结构，还包括：

在所述第一衬底的所述第一有源区内形成第一掺杂类型的第一掺杂区；

在所述第一衬底的所述第一有源区内且位于所述第一掺杂区的上方形成具有第二掺杂类型的第二掺杂区；所述第一掺杂区用于收集所述光信号转换生成的电荷；其中，所述传输晶体管的栅极用于将所述第一掺杂区收集的电荷转移至所述浮置扩散区。

在一些实施例中，任意相邻两个所述第二隔离结构之间设有第二有源区；所述形成第二半导体结构，还包括：

在所述第二衬底的所述第二有源区内形成第三掺杂区和第四掺杂区；

在所述第二衬底的所述第二有源区之上形成控制栅极，且所述控制栅极位于所述第三掺杂区和所述第四掺杂区之间；其中，所述第一掺杂区和所述第三掺杂区不同，所述第一掺杂区和所述第四掺杂区不同。

在一些实施例中，所述形成第一半导体结构，包括：

在所述像素阵列上形成第一互连层；

在所述第一互连层上形成第一键合层；其中，所述第一键合层包括第一介质层和设于所述第一介质层内的第一键合触点，所述第一介质层的表面和所述第一键合触点的表面基本齐平；

所述形成第二半导体结构，包括：

在所述逻辑电路上形成第二互连层；

在所述第二互连层上形成第二键合层；其中，所述第二键合层包括第二介质层和设于所述第二介质层内的第二键合触点，所述第二介质层的表面和所述第二键合触点的表面基本齐平。

在一些实施例中，所述将所述第一半导体结构和所述第二半导体结构进行键合，包括：

对所述第一半导体结构和所述第二半导体结构进行预处理；

对所述第一半导体结构和所述第二半导体结构进行键合对准，使得所述第一键合触点和所述第二键合触点一一接触；

进行退火处理，使得所述像素阵列和所述逻辑电路通过所述第一键合触点和所述第二键合触点电连接。

在一些实施例中，所述对所述第一半导体结构和所述第二半导体结构进行预处理，包括：

对所述第一键合层和所述第二键合层进行等离子体活化处理；

对所述第一键合层和所述第二键合层进行清洗，以形成亲水性表面。

本公开实施例提供一种图像传感器及其制造方法。所述图像传感器包括：相互键合的第一半导体结构和第二半导体结构；其中，所述第一半导体结构包括像素阵列，所述像素阵列包括多个呈阵列排布的像素单元；其中，每个所述像素单元包括光电二极管，所述光电二极管用于将光信号转换为电信号；所述第二半导体结构包括逻辑电路，所述逻辑电路包括多个晶体管；所述晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；其中，所述复位晶体管用于对所述像素单元进行复位，所述源极跟随晶体管用于输出所述电信号，所述行选择晶体管用于将所述源极跟随晶体管输出的所述电信号选择输出。本公开实施例中，第一半导体结构包括像素阵列，像素阵列的像素单元包括光电二极管，而第二半导体结构包括逻辑电路，逻辑电路的晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管，形成像素阵列和逻辑电路的工艺技术标准不同，分别形成包括像素阵列的第一半导体结构和包括逻辑电路的第二半导体结构，混合键合后形成图像传感器，有利于简化制造工艺流程，且降低工艺难度。

附图说明

图1为相关技术方案中图像传感器芯片的布局结构示意图；

图2为相关技术方案中图像传感器的剖面结构示意图；

图3为本公开实施例提供的图像传感器的简化剖面结构示意图；

图4为本公开实施例提供的图像传感器芯片的布局结构示意图；

图5为本公开实施例提供的图像传感器芯片的剖面结构示意图；

图6为本公开实施例提供的图像传感器的制造方法的流程示意图；

图7为本公开实施例提供的8T电压域全局快门电路结构示意图；

图8为本公开实施例提供的像素单元的立体结构示意图；

图9A至图9D为本公开实施例提供的像素单元的制造过程中的剖面结构示意图；

图10为本公开实施例提供的图像传感器的键合流程示意图；

图11为本公开实施例提供的图像传感器的键合过程中进行等离子体活化的示意图；

图12为本公开实施例提供的图像传感器的键合过程中进行清洗的示意图；

图13为本公开实施例提供的图像传感器的键合过程中进行预键合的示意图；

图14为本公开实施例提供的图像传感器的键合过程中进行预键合的流程示意图；

图15为本公开实施例提供的图像传感器的键合过程中进行退火的示意图；

图16为本公开实施例提供的图像传感器的键合界面的剖面结构示意图；

图17为本公开实施例提供的键合触点膨胀的尺寸随键合触点的尺寸和退火温度的变化关系图；

图中包括：10、图像传感器芯片；11、感光单元；12、控制器件；20、衬底；21、浅槽隔离结构；22、第一P型阱区；23、N型掺杂层；24、P型掺杂层；25、N型轻掺杂层；26、电荷收集区；27、传输栅极结构；31、第一晶体管；32、第二晶体管；33、第三晶体管；34、第一电容；35、控制栅极结构；36、N型掺杂区；37、第二P型阱区；38、第三P型阱区；400、图像传感器；410、第一半导体结构；411、第一衬底；412、像素阵列；413、像素单元；414、第一互连层；415、第一导电柱；416、第一键合触点；417、第一介质层；420、第二半导体结构；421、第二衬底；422、逻辑电路；423、晶体管；424、第二互连层；425、第二导电柱；426、第二键合触点；427、第二介质层；428、存储电容；429、第三互连层；430、基板；431、焊点凹槽；501、P型衬底；502、704、P型阱区；503、703、第一隔离结构；504、705、第一掺杂区；505、706、第二掺杂区；506、707、轻掺杂区；507、708、浮置扩散区；508、709、传输栅极；509、光电二极管；701、第一衬底；702、第一凹槽。

具体实施方式

下面将结合本公开实施方式及附图，对本公开实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本公开的一部分实施方式，而不是全部的实施方式。基于本公开中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本公开保护的范围。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

为了便于理解，以下对图像传感器相关的术语进行解释说明。填充因子(FillFactor)指的是像素单元中光电二极管的实际感光面积与像素单元的总面积之比。暗电流(Dark Current)指的是在完全没有光照射的状态下，像素单元内部产生的电流。白像素(White pixels)指的是对于一个像素单元来说，当它的暗电流超过了捕获光子产生的光电流后，该像素点就会被控制电路默认为白像素。灵敏度(Sensitivity)是图像传感器中最重要的性能指标之一，常被定义为像素输出信号或者图像传感器输出信号变化与入射光变化的比值。全局快门效率(global shutter efficiency)用于衡量全局快门存储节点中储存的信号电荷的抗干扰能力。

CIS包括卷帘快门CIS和全局快门CIS两种类型。不同于卷帘快门CIS采用逐行曝光的方式，全局快门CIS采用整个像素阵列同时开始曝光和完成曝光的方式工作。全局快门CIS在每个像素处增加了采样保持单元，在指定时间达到后对数据进行采样然后顺序读出，这样虽然后读出的像素仍然在进行曝光，但存储在采样保持单元中的数据却并未改变。

然而，全局快门CIS的结构内增加了每个像素的元件数目，使得光电二极管的受光面积减少，所以高分辨率的全局快门CIS的设计难度和生产成本都很高。并且，全局快门CIS的光电二极管和控制器件均设置在同一平面上，其受光面积和性能都很难提升。另外，全局快门CIS内的采样保持单元是逻辑电路工艺。逻辑电路工艺与光电二极管工艺的融合还引入了新的噪音源，所以全局快门CIS的性能无法进一步提升。

CIS由前照式(Front Side Illumination，FSI)CIS逐渐发展为背照式(Back SideIllumination，BSI)CIS。其中，在前照式CIS的结构内，由上至下依次为微透镜、彩色滤光镜、电路层和光电二极管；其总面积约等于光电二极管的有效面积和电路层的有效面积之和，光电二极管和电路层需要争抢感光元件上有限的空间。电路层占据的面积大，光电二极管占据的面积就小，这意味着成像质量难以提升。在背照式CIS的结构内，由上至下依次为微透镜、彩色滤光镜、光电二极管和电路层；光电二极管和电路层无需争抢感光元件上有限的空间，光电二极管可以接收到更多光线，使得背照式CIS具有更高的灵敏度和信噪比，成像质量得到提升。

然而，全局快门CIS的结构相对复杂，由于其包括的器件数多以及布线复杂而具有很低的填充因子。虽然背照式CIS技术能一定程度上提高入射光的利用率，但是像素单元上的受光面积没有发生改变，因此光灵敏度还是偏低。

参考图1，图1为相关技术方案中图像传感器芯片的布局结构示意图。如图1所示，图像传感器芯片10包括感光单元11和控制器件12，感光单元11和控制器件12均设置在同一平面上。其中，控制器件12包括晶体管和存储电容。如此，图像传感器芯片的全部元件设置在同一平面上，使得感光单元内的光电二极管的受光面积减少，进而使得图像传感器芯片的成像质量降低。此外，图像传感器芯片内不同元件的制造工艺可能不同，将图像传感器芯片的全部元件设置在同一平面上，无疑会增加图像传感器芯片的设计难度和生产成本。

参考图2，图2为相关技术方案中图像传感器的剖面结构示意图。如图2所示，在同一衬底20上形成浅槽隔离结构21，相邻浅槽隔离结构21之间形成有源区。例如，可以对有源区进行P型掺杂，以形成第一P型阱区22，在第一P型阱区22内形成N型掺杂层23和P型掺杂层24，以形成光电二极管；还可以在第一P型阱区22内形成N型轻掺杂层25和电荷收集区26；还可以在衬底20之上形成传输栅极结构27，以形成传输晶体管。其中，光电二极管用于接收光信号并且将光信号转换为电信号，传输晶体管位于光电二极管和浮置扩散区之间实现开关功能，电荷收集区的作用则是收集光电二极管转化的电子，并根据其转化增益功能将电子信号转化为电压信号。

仍如图2所示，还可以对有源区进行P型掺杂，以形成第二P型阱区37；在衬底20的第二P型阱区37上形成控制栅极结构35；对控制栅极结构35两侧的衬底进行N型掺杂，以形成两个N型掺杂区36；其中，控制栅极结构35、第二P型阱区37和N型掺杂区36构成第一晶体管31。类似地，还可以在衬底上形成第二晶体管32和第三晶体管33。仍如图2所示，还可以在有源区内形成第三P型阱区38和N型掺杂区36，以构成第一电容34。例如，第一晶体管31可以为行选择晶体管，第二晶体管32可以为复位晶体管，第三晶体管33可以为源极跟随晶体管。

如上所述，在同一衬底上形成图像传感器的不同元件，例如，光电二极管、传输晶体管、电荷收集区、复位晶体管、行选择晶体管和源极跟随晶体管等，不同元件的制造工艺可能不同，这样可能会增加图像传感器的设计难度和制造成本。

有鉴于此，本公开实施例提供一种图像传感器及其制造方法。

参考图3，图3为本公开实施例提供的图像传感器的简化剖面结构示意图。如图3所示，本公开实施例提供的图像传感器400包括：相互键合的第一半导体结构410和第二半导体结构420；其中，

第一半导体结构410包括像素阵列412，像素阵列412包括多个呈阵列排布的像素单元413；其中，每个像素单元413包括光电二极管，光电二极管用于将光信号转换为电信号；

第二半导体结构420包括逻辑电路422，逻辑电路422包括多个晶体管423；晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；其中，复位晶体管用于对像素单元413进行复位，源极跟随晶体管用于输出电信号，行选择晶体管用于将源极跟随晶体管输出的电信号选择输出。

本公开实施例中，第一半导体结构410包括：第一衬底411；位于第一衬底411上的像素阵列412；位于像素阵列412上方的第一互连层414和位于第一互连层414上方的第一键合层；其中，第一键合层包括第一介质层417和设于第一介质层417内的第一键合触点416，第一介质层417的表面和第一键合触点416的表面基本齐平。

在一些实施例中，第一互连层414内还可以设置第一导电柱415，第一键合层内的第一键合触点416通过第一导电柱415和像素阵列412之间电连接。

本公开实施例中，第二半导体结构420包括：第二衬底421；位于第二衬底421上的逻辑电路422；位于逻辑电路422上方的第二互连层424和位于第二互连层424上方的第二键合层；其中，第二键合层包括第二介质层427和设于第二介质层427内的第二键合触点426，第二介质层427的表面和第二键合触点426的表面基本齐平。

在一些实施例中，第二互连层424内还可以设置第二导电柱425，第二键合层内的第二键合触点426通过第二导电柱425和逻辑电路422之间电连接。

本公开实施例中，图像传感器400还包括：键合界面，位于第一键合层和第二键合层之间，第一键合触点416和第二键合触点426在键合界面处接触。

这里，第一衬底和第二衬底可以是半导体衬底；具体包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III-V化合物半导体材料(例如为氮化镓(GaN)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底等)、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料，还可以包括其他含半导体材料的衬底，例如绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底、绝缘层上的多晶半导体层、硅锗衬底、SiC衬底等。

本公开实施例中，可以在像素阵列上形成第一材料层；对第一材料层进行刻蚀，以形成第一通孔；对第一通孔进行填充，以形成第一导电柱；其中，第一导电柱的表面和第一材料层的表面基本齐平。其中，第一材料层和第一导电柱共同形成第一互连层。这里，还可以在第一互连层上形成第一介质层；对第一介质层进行刻蚀，以形成第一键合凹槽；对第一键合凹槽进行填充，以形成第一键合触点；其中，第一键合触点的表面和第一介质层的表面基本齐平。其中，第一介质层和第一键合触点共同形成第一键合层。

本公开实施例中，可以在逻辑电路上形成第二材料层；对第二材料层进行刻蚀，以形成第二通孔；对第二通孔进行填充，以形成第二导电柱；其中，第二导电柱的表面和第二材料层的表面基本齐平。其中，第二材料层和第二导电柱共同形成第二互连层。这里，还可以在第二互连层上形成第二介质层；对第二介质层进行刻蚀，以形成第二键合凹槽；对第二键合凹槽进行填充，以形成第二键合触点；其中，第二键合触点的表面和第二介质层的表面基本齐平。其中，第二介质层和第二键合触点共同形成第二键合层。

这里，第一材料层和第二材料层的材料可以包括但不限于二氧化硅。

这里，第一介质层和第二介质层的材料可以包括但不限于二氧化硅。

这里，第一导电柱、第二导电柱、第一键合触点和第二键合触点的材料可以包括导电材料，例如，铜、钛和铝等。在一个具体的示例中，第一导电柱、第二导电柱、第一键合触点和第二键合触点的材料可以均为铜。

本公开实施例中，第一半导体结构包括像素阵列，像素阵列包括多个呈阵列排布的像素单元，像素单元包括光电二极管，第二半导体结构包括逻辑电路，逻辑电路包括多个晶体管。形成第一半导体结构和形成第二半导体结构的工艺技术标准不同，更具体而言，形成像素阵列和形成逻辑电路的工艺技术标准不同；将工艺技术标准不同的像素阵列和逻辑电路分别设于第一衬底和第二衬底上，有利于简化制造工艺流程，且降低工艺难度。

本公开实施例中，形成第一半导体结构和形成第二半导体结构的工艺节点不同，即，形成像素阵列和形成逻辑电路的工艺节点不同。如此，将工艺节点不同的像素阵列和逻辑电路分别设于第一衬底和第二衬底上，有利于简化制造工艺流程，且降低工艺难度。

本公开实施例中，形成第一半导体结构的工艺节点大于形成第二半导体结构的工艺节点，即，形成像素阵列的工艺节点大于形成逻辑电路的工艺节点。使用更小的工艺节点形成逻辑电路，在占用面积不变的情况下，可以增加逻辑电路内晶体管的数量。

本公开实施例中，第一半导体结构的相邻像素单元之间设有第一隔离结构；第二半导体结构的相邻晶体管之间设有第二隔离结构；其中，第一隔离结构和第二隔离结构不同。

这里，可以对第一衬底进行刻蚀，以形成多个第一凹槽；对第一凹槽进行填充，以形成多个第一隔离结构；相邻第一隔离结构之间为第一有源区，第一有源区内设置有像素单元。还可以对第二衬底进行刻蚀，以形成第二凹槽；对第二凹槽进行填充，以形成多个第二隔离结构；相邻第二隔离结构之间为第二有源区，第二有源区内设置有多个晶体管。其中，第一衬底内形成的第一隔离结构和第二衬底内形成的第二隔离结构不同，更具体而言，第一隔离结构和第二隔离结构的深度可以不同；和/或，第一隔离结构和第二隔离结构的宽度可以不同；和/或，第一隔离结构和第二隔离结构的材料可以不同。

需要说明的是，本公开实施例中“深度”指的是垂直于第一衬底或第二衬底的方向上的尺寸，“宽度”指的是平行于第一衬底或第二衬底的方向上的尺寸。

本公开实施例中，正是考虑到形成像素阵列和逻辑电路的工艺技术标准不同，更具体而言，形成像素阵列和逻辑电路的隔离结构工艺不同，将像素阵列和逻辑电路分别设置在第一衬底和第二衬底上，无需在同一衬底上使用不同的隔离结构工艺，有利于简化制造工艺流程，且降低工艺难度。

参考图4和图5，图4为本公开实施例提供的图像传感器芯片的布局结构示意图，图5为本公开实施例提供的图像传感器芯片的剖面结构示意图。如图4和图5所示，图像传感器400包括像素阵列412和逻辑电路422(如图5中虚线方框所示)，像素阵列412和逻辑电路422分别设置在不同衬底(即，第一衬底和第二衬底)上，其中，逻辑电路422包括晶体管423和存储电容428。对第一衬底和第二衬底进行键合后，像素阵列412和逻辑电路422通过第一键合触点416和第二键合触点426实现电连接。第一衬底和第二衬底键合后，通过第三互连层429固定于基板430上，从而实现电信号的引出。

本公开实施例中，将像素阵列和逻辑电路分别制造在独立的两个衬底上，可以在两个衬底上分别执行不同的工艺技术标准，在两个衬底上分别选择更合适的制造工艺，从而提高器件性能，降低暗电流，减少白像素。例如，可以选择在第一衬底上形成更加适用于像素阵列的第一隔离结构，在第二衬底上形成更加适用于逻辑电路的第二隔离结构。另外，形成像素阵列的过程中，需要进行退火处理，若像素阵列和逻辑电路在同一衬底上形成，那么此时需要同时对像素阵列和逻辑电路进行退火处理，可能对逻辑电路造成损伤，影响图像传感器的性能。再者，将像素阵列和逻辑电路分别制造在独立的两个衬底上，利用混合键合工艺，使得第一衬底和第二衬底键合，使得入射光几乎没有阻挡和干扰地进入光电二极管，并大大增加光电二极管面积(光灵敏度)、降低工艺复杂度(提升成像质量)。

需要说明的是，本公开实施例提供的图像传感器为全局快门图像传感器。另外，作为存储电容位于像素阵列的下方，不会直接受到入射光的照射，可以减少存储电容受寄生光的干扰，提高CIS的全局快门效率。并且，晶体管和存储电容位于像素阵列的下方，可以增加各器件的尺寸，从而获得更优异的噪声特性。

本公开实施例中，图像传感器包括设于第一衬底上的像素阵列和设于第二衬底上的逻辑电路。其中，像素阵列包括多个呈阵列排布的像素单元，每个像素单元包括：光电二极管，用于将光信号转换为电信号。

这里，光电二极管可以为钉扎光电二极管(Pinned Photo Diode，PPD)。

本公开实施例中，相邻两个第一隔离结构之间设有第一有源区；光电二极管包括：设于第一衬底的第一有源区内的第一掺杂类型的第一掺杂区；设于第一衬底的第一有源区内且位于第一掺杂区上方的第二掺杂类型的第二掺杂区，第一掺杂区用于收集光信号转换生成的电荷；其中，传输晶体管的栅极用于将第一掺杂区收集的电荷转移至浮置扩散区。

这里，可以对第一衬底的第一有源区注入P型离子，以形成P型阱区；对第一衬底的P型阱区注入较低掺杂浓度的N型离子，以形成第一掺杂区；在第一掺杂区的上方继续注入较高掺杂浓度的P型离子，以形成第二掺杂区。P型阱区、第一掺杂区和第二掺杂区共同形成光电二极管。需要说明的是，也可以直接对P型衬底注入较低掺杂浓度的N型离子，以形成第一掺杂区；在第一掺杂区的上方继续注入较高掺杂浓度的P型离子，以形成第二掺杂区。第一掺杂区的第一掺杂类型可以为N型掺杂，第二掺杂区的第二掺杂类型可以为P型掺杂。

本公开实施例中，每个像素单元还包括：传输晶体管(Transfer Gate，TG)和浮置扩散区(Floating Diffusion，FD)；其中，传输晶体管和光电二极管连接，用于将电信号传输至浮置扩散区。

这里，可以对P型衬底或者第一衬底的P型阱区注入较高掺杂浓度的N型离子，以形成浮置扩散区；在P型衬底或者第一衬底之上形成传输栅极。传输栅极、光电二极管的第一掺杂区、浮置扩散区共同形成传输晶体管。其中，传输栅极可以作为传输晶体管的栅极，光电二极管的第一掺杂区或浮置扩散区可以作为传输晶体管的源极或漏极。在传输晶体管导通的情况下，光电二极管将光信号转换生成的载流子通过传输晶体管的传输栅极下方的沟道传输至浮置扩散区。

这里，如果第一衬底为P型衬底，那么光电二极管生成的载流子为带负电荷的电子。如果第一衬底为N型衬底，那么光电二极管生成的载流子为带正电荷的空穴。

本公开实施例中，逻辑电路包括：复位晶体管(Reset Transistor，RST)、源极跟随晶体管(Source Follower，SF)和行选择晶体管(Selector Transistor，SEL)；其中，复位晶体管用于对像素单元进行复位；源极跟随晶体管和浮置扩散区连接，用于对浮置扩散区的电压进行跟随，输出电信号；行选择晶体管用于将源极跟随晶体管输出的电信号选择输出。

本公开实施例中，相邻两个第二隔离结构之间设有第二有源区；晶体管包括：设于第二衬底内的第三掺杂区和第四掺杂区；位于第二衬底之上的控制栅极，且控制栅极位于第三掺杂区和第四掺杂区之间；其中，第一掺杂区和第三掺杂区不同，第一掺杂区和所述第四掺杂区不同。

这里，逻辑电路包括多个晶体管，可以对第二衬底的第二有源区进行N型离子注入，以形成第三掺杂区和第四掺杂区；在第二衬底的第二有源区之上形成控制栅极，且控制栅极位于第三掺杂区和第四掺杂区之间。其中，第三掺杂区可以作为晶体管的源极，第四掺杂区可以作为晶体管的漏极；或，第三掺杂区可以作为晶体管的漏极，第四掺杂区可以作为晶体管的源极。需要说明的是，第三掺杂区和第四掺杂区的掺杂深度、掺杂类型和掺杂浓度均可以相同。

本公开实施例中，第一掺杂区和第三掺杂区/第四掺杂区的掺杂深度可以不同；和/或，第一掺杂区和第三掺杂区/第四掺杂区的掺杂浓度可以不同；和/或，第一掺杂区和第三掺杂区/第四掺杂区的宽度可以不同。

本公开实施例中，正是考虑到形成像素阵列和逻辑电路的工艺技术标准不同，更具体而言，形成像素阵列和逻辑电路的离子注入工艺不同，将像素阵列和逻辑电路分别设置在第一衬底和第二衬底上，无需在同一衬底上形成不同的离子注入工艺，有利于简化制造工艺流程，且降低工艺难度。

需要说明的是，本公开实施例对图像传感器的晶体管的数量并无特殊的限定。例如，本公开实施例可以提供电压域3T的结构，第一半导体结构包括光电二极管；第二半导体结构包括复位晶体管RST、源极跟随晶体管SF和行选择晶体管SEL。又例如，本公开实施例可以提供电压域4T的结构，第一半导体结构包括光电二极管、传输晶体管TG和浮置扩散区FD；第二半导体结构包括复位晶体管RST、源极跟随晶体管SF和行选择晶体管SEL。又例如，本公开实施例还可以提供电压域8T的结构，第一半导体结构包括光电二极管、传输晶体管TG和浮置扩散区FD；第二半导体结构包括复位晶体管RST、放电晶体管、第一源极跟随晶体管SF

参考图6，图6为本公开实施例提供的图像传感器的制造方法的流程示意图。如图6所示，本公开实施例一种图像传感器的制造方法，包括以下步骤：

步骤S601：形成第一半导体结构，第一半导体结构包括像素阵列，像素阵列包括多个呈阵列排布的像素单元；其中，每个像素单元包括光电二极管，光电二极管用于将光信号转换为电信号；

步骤S602：形成第二半导体结构，第二半导体结构包括逻辑电路，逻辑电路包括多个晶体管；晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；

步骤S603：将第一半导体结构和第二半导体结构进行键合，使得像素阵列和逻辑电路之间电连接；其中，复位晶体管用于对像素单元进行复位，第一源极跟随晶体管用于输出电信号，行选择晶体管用于将源极跟随晶体管输出的电信号选择输出。

本公开实施例中，形成第一半导体结构，包括：在第一衬底上形成像素阵列；在像素阵列上形成第一互连层；在第一互连层上形成第一键合层；其中，第一键合层包括第一介质层和设于第一介质层内的第一键合触点，第一介质层的表面和第一键合触点的表面基本齐平。

本公开实施例中，形成第二半导体结构，包括：在第二衬底上形成逻辑电路；在逻辑电路上形成第二互连层；在第二互连层上形成第二键合层；其中，第二键合层包括第二介质层和设于第二介质层内的第二键合触点，第二介质层的表面和第二键合触点的表面基本齐平。

参考图7，图7为本公开实施例提供的8T电压域全局快门像素电路示意图。如图7所示，像素单元(如图7中虚线方框所示)包括：钉扎光电二极管PPD，传输晶体管TG和浮置扩散区FD。其中，钉扎光电二极管PPD的阴极接地，钉扎光电二极管PPD的阳极和传输晶体管TG的源极连接。传输晶体管TG的漏极和浮置扩散区FD的一端连接，浮置扩散区FD的另一端接地；传输晶体管TG的栅极用于控制钉扎光电二极管PPD和浮置扩散区FD之间的开关。

仍如图7所示，逻辑电路包括：第一源极跟随晶体管SF

仍如图7所示，逻辑电路还包括：第一开关晶体管S

对于如图7所示的8T电压域全局快门像素结构。首先，复位晶体管RST导通，第一开关晶体管S

本公开发明人正是考虑到形成像素阵列和形成逻辑电路的工艺技术标准不同，将像素阵列和逻辑电路分别独立地制造在两个不同的衬底上，以形成第一半导体结构和第二半导体结构，将第一半导体结构和第二半导体结构键合后，对完成键合后的第一衬底进行背面减薄处理，以实现背照式CIS技术。如图5所示，背照式CIS从第一衬底的背面接收入射光(入射光的方向如图5中箭头所示)，像素阵列412将电信号通过第一键合触点416和第二键合触点426传输给逻辑电路422(即，晶体管423和存储电容428)，如此可以显著地增大像素阵列的受光面积，提高图像传感器的填充因子。

参考图8，图8为本公开实施例提供的像素单元的立体结构示意图。如图8所示，像素单元包括：设于P型衬底501内的第一隔离结构503，第一隔离结构的侧壁和底部设有P型阱区502；相邻第一隔离结构503之间设有第一有源区，第一有源区内设有第一掺杂区504和第二掺杂区505，第二掺杂区505位于第一掺杂区504上，第二掺杂区505作为钉扎层可以使得钉扎光电二极管表面上的缺陷钝化；其中，P型衬底501、第一掺杂区504和第二掺杂区505共同构成光电二极管509(例如，钉扎光电二极管)。像素单元还包括：设于P型衬底501的第一有源区内的轻掺杂区506和位于轻掺杂区506上的浮置扩散区507；位于P型衬底401上的传输栅极508，以形成传输晶体管。图8中虚线方框示意出钉扎光电二极管的耗尽区。

参考图9A至图9D，图9A至图9D为本公开实施例提供的像素单元的制造过程中的剖面结构示意图。下面将结合图9A至图9D，详细地说明像素单元的制造过程。

如图9A所示，对第一衬底701进行刻蚀，以形成第一凹槽702。

如图9A和图9B所示，对第一凹槽702进行填充，以形成第一隔离结构703；对相邻第一隔离结构703之间的第一有源区进行掺杂，例如，对相邻第一隔离结构703之间的第一有源区进行P型掺杂，以形成P型阱区704。

如图9C所示，对P型阱区704进行离子注入，形成第一掺杂区705和第二掺杂区706，并且对P型阱区704进行离子注入，形成轻掺杂区707和浮置扩散区708。其中，轻掺杂区707和浮置扩散区708的掺杂类型可以为N型掺杂，且浮置扩散区708的掺杂浓度高于轻掺杂区707的掺杂浓度。

如图9D所示，在第一衬底701上形成传输栅极709，以形成传输晶体管。

本公开实施例对形成像素阵列和形成逻辑电路的制造工艺不作特殊的限定，可以选择合适的工艺流程分别在两个不同衬底上形成像素阵列和逻辑电路。

本公开实施例中，正是考虑到形成像素阵列和逻辑电路的工艺技术标准不同，将像素阵列和逻辑电路分别设置在第一衬底和第二衬底上，有利于简化制造工艺流程，且降低工艺难度。

本公开实施例中，将第一半导体结构和所述第二半导体结构进行键合，包括：

对第一半导体结构和第二半导体结构进行预处理；

对第一半导体结构和第二半导体结构进行键合对准，使得第一键合触点和第二键合触点一一接触；

进行退火处理，使得像素阵列和逻辑电路通过第一键合触点和第二键合触点电连接。

这里，对第一半导体结构和第二半导体结构进行预处理，包括：对第一键合层和第二键合层进行等离子体活化处理；和对第一键合层和第二键合层进行清洗，以形成亲水性表面。

参考图10，图10为本公开实施例提供的图像传感器的键合流程示意图。如图10(a)所示，对第一半导体结构410和第二半导体结构420的待键合表面进行等离子体活化处理(Plasma Activation)；如图10(b)所示，使用去离子水对第一半导体结构410和第二半导体结构420的待键合表面进行清洗(De-Ionzied Water Rinsing)，以形成亲水性表面；如图10(c)所示，对第一半导体结构410和第二半导体结构420进行键合对准，使得第一键合触点和第二键合触点一一接触，以实现第一半导体结构410和第二半导体结构420之间的预键合；如图10(d)所示，进行退火处理(Annealing)。

需要说明的是，第一半导体结构包括第一衬底和位于第一衬底上的第一键合层，第一键合层包括第一介质层和设于第一介质层内的第一键合触点。第二半导体结构包括第二衬底和位于第二衬底上的第二键合层，第二键合层包括第二介质层和设于第二介质层内的第二键合触点。第一介质层和第二介质层的材料可以例如为二氧化硅。如此，对第一半导体结构和第二半导体结构进行键合后，第一介质层和第二介质层之间通过氢键和范德华力作用，第一键合触点和第二键合触点之间通过金属熔融。

如图11所示，图11为本公开实施例提供的图像传感器的键合过程中进行等离子体活化的示意图。如图11(a)所示，对第一半导体结构410和第二半导体结构420的待键合表面进行等离子体活化处理；如图11(b)所示，高频的交变电场产生大量电子，电子在电场作用下加速撞击气体分子，形成等离子体，晶圆表面受到加速等离子体轰击而被活化，形成Si-悬空键。此外，表面活化能够有效去除晶片表面杂质，使晶圆表面粗糙度降低。等离子体活化处理通常使用Ar、O

如图12所示，图12为本公开实施例提供的图像传感器的键合过程中进行清洗的示意图。如图12(a)所示，使用去离子水对第一半导体结构410和第二半导体结构420的待键合表面进行清洗(De-Ionzied Water Rinsing)；如图12(b)所示，去离子水中的羟基与具有悬挂键的Si原子结合，形成硅醇基团Si-OH，以形成亲水性表面。

如图13所示，图13为本公开实施例提供的图像传感器的键合过程中进行预键合的示意图。如图13(a)所示，在常温的空气环境中，无需施加键合压力的情况下，对第一半导体结构410和第二半导体结构420进行键合对准，使得第一键合触点和第二键合触点一一接触，以实现第一半导体结构410和第二半导体结构420之间的预键合；如图13(b)所示，预键合过程利用第一半导体结构和第二半导体结构之间的氢键和范德华力作用。

这里，通过对第一半导体结构和第二半导体结构进行预处理(即，等离子体活化处理和去离子水清洗处理)，得到具有亲水性的待键合表面，如此，在常温的空气环境中，无需施加键合压力即可实现预键合，也避免了高温键合导致的应力问题。此外，预键合过程还需要保证一定的对准精度，严重的失配(Misalignment)会导致第一半导体结构和第二半导体结构无法在预键合制程中完成对准；对于混合键合(Hybrid Bonding)产品，套刻误差(Overlay)超标将导致第一半导体结构和第二半导体结构无法接通，功能失效。

如图14所示，图14为本公开实施例提供的图像传感器的键合过程中进行预键合的流程示意图。如图14(a)所示，第一半导体结构410可以吸附在上吸盘上，第一半导体结构410的待键合表面朝下，第二半导体结构420可以吸附在下吸盘上，第二半导体结构420的待键合表面朝上；如图14(b)和图14(c)所示，对第一半导体结构410施加向下的压力，使得第一半导体结构410的中间区域和第二半导体结构420接触；如图14(d)和图14(e)所示，第一半导体结构410和第二半导体结构420的之间接触面积逐渐增大；如图14(f)所示，第一半导体结构410和第二半导体结构420完成预键合。

如图15所示，图15为本公开实施例提供的图像传感器的键合过程中进行退火的示意图。如图15(a)所示，进行退火处理；如图15(b)所示，如式1和式2所示，随着温度升高，亲水表面存储的水和硅醇基团脱水反应生成的水会扩散进入氧化层，使氧化层发生膨胀变形填充微小空隙与裂缝，使接触面面积增大，促进界面反应，界面实现共价键连接。这里的键合界面指的是第一键合层的第一介质层和第二键合层的第二介质层之间的键合界面。

Si+2H

在一个具体示例中，键合过程中退火处理的温度范围为150℃至400℃。

参考图16，图16为本公开实施例提供的图像传感器的键合界面的剖面结构示意图。为了便于示意出键合界面，图16并未示意出第一衬底上形成的像素阵列和第二衬底上形成的逻辑电路。如图16(a)所示，在退火处理之前，对第一衬底411和第二衬底421进行键合，第一键合触点416和第二键合触点426之间会形成焊点凹槽431，即，第一键合触点416和第二键合触点426(例如，Cu-Cu)间存在空隙；如图16(b)所示，在退火处理之后，Cu柱膨胀，同时键合界面脱水减薄，相当于使得Cu柱实现热压键合。这里，利用Cu柱实现第一半导体结构和第二半导体结构之间的电连接。

参考图17，图17为本公开实施例提供的键合触点膨胀的尺寸随键合触点的尺寸和退火温度的变化关系图。如图17所示，对于相同尺寸的键合触点，随着退火温度的升高，键合触点因受热膨胀导致的突起高度也增大；对于相同的退火温度，随着键合触点的尺寸增大，键合触点因受热膨胀导致的突起高度也增大。因此，本领域技术人员可以根据实际情况，选择合适的键合触点的尺寸和退火温度。

本公开实施例提供一种图像传感器及其制造方法。所述图像传感器包括：相互键合的第一半导体结构和第二半导体结构；其中，所述第一半导体结构包括像素阵列，所述像素阵列包括多个呈阵列排布的像素单元；其中，每个所述像素单元包括光电二极管，所述光电二极管用于将光信号转换为电信号；所述第二半导体结构包括逻辑电路，所述逻辑电路包括多个晶体管；所述晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管；其中，所述复位晶体管用于对所述像素单元进行复位，所述源极跟随晶体管用于输出所述电信号，所述行选择晶体管用于将所述源极跟随晶体管输出的所述电信号选择输出。本公开实施例中，第一半导体结构包括像素阵列，像素阵列的像素单元包括光电二极管，第二半导体结构包括逻辑电路，逻辑电路的晶体管包括复位晶体管、源极跟随晶体管和行选择晶体管，形成像素阵列和逻辑电路的工艺技术标准不同，分别形成包括像素阵列的第一半导体结构和包括逻辑电路的第二半导体结构，混合键合后形成图像传感器，有利于简化制造工艺流程，且降低工艺难度。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本公开的优选实施方式，并非因此限制本公开的专利范围，凡是在本公开的发明构思下，利用本公开说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本公开的专利保护范围内。