包括具有存储器单元串的存储器阵列的集成电路系统和用于形成包括存储器单元串的存储器阵列的方法

技术领域

本文中所公开的实施例涉及包括具有存储器单元串的存储器阵列的集成电路系统，并且涉及用于形成包括存储器单元串的存储器阵列的方法。

背景技术

存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。

存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储两个以上水平或状态的信息。

场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。

快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。

NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆地可编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠式存储器单元。

存储器阵列可以存储器页、存储器块和部分块(例如子块)及存储器平面而布置，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一篇中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层面中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。

附图说明

图1是根据本发明的实施例的处于处理中的衬底的穿过图2中的线1-1截取的部分的横截面示意图。

图2是穿过图1中的线2-2截取的横截面示意图。

图3是图1和2的一部分的放大视图。

图4-7和10-26是根据本发明的一些实施例的在处理中的图1-3的构造或其部分的示意性连续截面图、展开图、放大图和/或部分图。

图8和9展示本发明的替代实例方法和/或结构实施例。

具体实施方式

本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1-26描述第一实例方法实施例，其可被视为“后栅”或“替换栅”处理，且从图1-3开始。

图1-3展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中以电学方式)材料中的任何一或多种的基底衬底11。各种材料竖向形成于基底衬底11上方。材料可在图1-3所描绘的材料的旁边、竖向向内或竖向向外。举例来说，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。

包括导体材料17(例如，WSi

包括竖直交替的下部绝缘层面20L*和下部导电层面22L*的下部堆叠18L形成于导体层面16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。下部层面20L*和22L*中的每一个的实例厚度是22到60纳米。仅展示少量的下部层面20L*和22L*，其中下部堆叠18L更可能包括几十、一百或更多(等)个下部层面20L*和22L*。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层面16与下部堆叠18L之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层面可在下部导电层面22L*的最下部下方和/或在下部导电层面22L*的最上部上方。举例来说，一或多个选择栅极层面(未展示)或虚设层面(未展示)可处于导体层面16与最下部导电层面22L*之间，且一或多个选择栅极层面(未展示)或虚设层面(未展示)可处于下部导电层面22L*的最上部上方。替代地或另外，所描绘的最下部导电层面22L*中的至少一个可为选择栅极层面。无论如何，下部导电层面22L*(替代地称为下部第一层面)可不包括传导材料，且下部绝缘层面20L*(替代地称为下部第二层面)可不包括绝缘材料或在结合在此最初描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例下部导电层面22L*包括可完全或部分地为牺牲性的第一材料26(例如，包括如下文进一步解释的氮化硅)。实例下部绝缘层面20L*包括组成物与第一材料26不同且可完全或部分地为牺牲性的第二材料24(例如，二氧化硅)。出于继续论述的目的，下部第一层面22L*可被视为包括上部的下部第一层面22LU，且如所示的在一个实施例中是下部第一层面22L*的最上部。下部堆叠18L可具有最下部层面的最上部层面，即下部第一层面22L*或下部第二层面20L*。

形成(例如，通过蚀刻)穿过下部绝缘层面20L*和下部导电层面22L*到导体层面16的下部沟道开口25。下部沟道开口25可随着移动到下部堆叠18L中的更深处而径向向内逐渐变窄(未展示)。在一些实施例中，下部沟道开口25可如所展示进入导体层面16的导体材料17中，或可止于顶部(未展示)。替代地，作为实例，下部沟道开口25可止于最下部的下部绝缘层面20L*的顶部或内部。使下部沟道开口25至少延伸到导体层面16的导体材料17中的原因是为了向下部沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可处于导体层面16的导体材料17内或顶上以便于当需要时停止下部沟道开口25相对于导体层面16的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。无论如何，下部沟道开口25可被视为具有平均纵轴75(例如，在轴线75并未完全笔直的情况下取平均值)，所述平均纵轴在一个实施例中是竖直的。

形成(例如，通过各向异性蚀刻)到下部堆叠18L中的水平拉长的下部沟槽40L，以形成横向间隔开的存储器块区58。仅借助于实例且为简洁起见，下部沟道开口25展示为以每行四个和五个下部沟道开口25的交错行的群组或列布置，并且排列在将在最终的电路系统构造中包括横向间隔开的存储器块58的横向间隔开的存储器块区58中。在此文档中，“块”一般包含“子块”。下部沟槽40L通常将宽于下部沟道开口25(例如，10倍到20倍宽，但为简洁起见未展示此类较宽程度)。存储器块区58和所得存储器块58(尚未展示)可视为是纵向拉长且例如沿着方向55取向。可使用任何替代性现有或将来开发的布置和构造。

牺牲材料59形成于下部第一层面22L*中和下部第二层面20L*中的下部沟道开口25中。在一个实施例中且如所展示，牺牲材料59形成于下部沟槽40L中。在一个实施例中，下部沟道开口25中的牺牲材料59包括径向外部二氧化硅70、径向内部二氧化硅72和径向处于其间的氧化铝71。下部沟槽40L可包括对应氧化铝71和二氧化硅70、72。材料70、71和72仅在图3中如此指定以便在其它图中清晰可见。在一个实施例中，径向外部二氧化硅70和径向内部二氧化硅72具有相对于彼此不同的组成物，且在一个此类实施例中，所述不同的组成物表征为硼和磷中的至少一种的浓度。仅作为一个具体实例，径向内部二氧化硅72是BPSG且径向外部二氧化硅70是未掺杂二氧化硅。

参考图4，包括竖直交替的上部绝缘层面20U*(替代地，被称为上部第二层面)和上部导电层面22U*(替代地，被称为上部第一层面)的上部堆叠18U形成于下部堆叠18L上方。上部绝缘层面20U*和上部导电层面22U*可具有上文关于下部绝缘层面20L*和下部导电层面22L*所描述的属性中的任一个。实例上部导电层面22U*包括可完全或部分地为牺牲性的第一材料26(例如，包括如下文进一步解释的氮化硅)。实例上部绝缘层面20U*展示为包括第二材料24，且上部导电层面22U*展示为包括第一材料26，不过当然可使用其它组成物且不一定是与下部堆叠18L中的组成物相同的组成物。出于继续论述的目的，上部第一层面22U*可被视为包括下部的上部第一层面22UL，在如所示的一个实施例中是上部第一层面22U*的最下部。上部堆叠18U可具有最上部层面或最下部层面，即上部第一层面22U*或上部第二层面20U*。

下部第一层面22L*的上部或上部第一层面22U*的下部包括具有(a)或(b)的非化学计量氮化硅，其中：

(a)：氮-硅原子比率大于1.33且小于1.5；且

(b)：氮-硅原子比率大于或等于1.0且小于1.33；

处于下部的上部第一层面上方的较高上部第一层面22U*(在不考虑所述下部的上部第一层面的组成物)包括不具有(a)或(b)的氮化硅。这类较高的上部第一层面22U*可为化学计量的(即，氮-硅原子比率等于1.33)或可为非化学计量的(例如，氮-硅原子比率至少1.5)。

在一个实施例中，下部第一层面22L*的上部是包括非化学计量氮化硅的，且在一个此类实施例中，是最上部的下部第一层面22LU。这在图中在包括具有(a)或(b)的非化学计量的氮化硅的材料26中相较于包括不具有(a)或(b)的氮化硅的材料26通过不同的点刻法进行举例说明。无论如何，在一个实施例中，多个上部的下部第一层面22L*包括非化学计量氮化硅(例如，处于最上部的下部第一层面22LU下方[未展示]以及可包含或可不包含最上部的下部第一层面22LU的一或多个层面22L)。在一个实施例中，上部第一层面22U*的下部是包括非化学计量氮化硅(未展示)的且在一个此类实施例中，是下部的上部第一层面22UL。无论如何，在一个实施例中，多个下部的上部第一层面22U*包括非化学计量氮化硅(例如，处于下部的上部第一层面22UL上方[未展示]以及可包含或可不包含下部的上部第一层面22UL的一或多个层面22U)。在一个实施例中，下部第一层面22L*的上部和上部第一层面22U*的下部中的每一个包括非化学计量氮化硅(且可包含紧接在上文陈述的属性中的任一个)。

在一个实施例中，非化学计量氮化硅包括(a)，且在一个此类实施例中，氮-硅原子比率是1.35到1.48。在一个实施例中，非化学计量氮化硅包括(b)，且在一个此类实施例中，氮-硅原子比率是1.2到1.3。在一个实施例中，非化学计量氮化硅中的一些包括(a)且非化学计量氮化硅中的另一些包括(b)。

蚀刻上部沟道开口39穿过上部第一层面22U*和上部第二层面20U*以止于包括具有(a)或(b)的非化学计量氮化硅的上部的下部第一层面或下部的上部第一层面上。图5和6展示上部沟道开口39已蚀刻穿过上部第一层面22U*和上部第二层面20U*(并且穿过最上部层面20L*)以止于上部的下部第一层面22LU上(即，止于其顶上或内部)，在此实例中，所述上部的下部第一层面22LU包括具有(a)或(b)的非化学计量氮化硅。在一个此类实施例中且如所展示，上部沟道开口39蚀刻到终止部(即，使用层面22LU的包括(a)或(b)的非化学计量氮化硅作为蚀刻终止部的蚀刻终止)暴露牺牲材料59。在一个实施例中且如所展示，且如参考图7可得到最好的理解，个别上部沟道开口39形成为具有平均纵轴85，其中其中上部沟道开口39和下部沟道开口25汇合的竖直横截面(例如，图6的竖直横截面)中相对于下部部分平均纵轴75横向偏移。替代地，平均纵轴85可相对于平均纵轴75成角度(成除平角以外的角度)。

在图8和9中展示关于构造10a的替代实例。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示某些构造差异。图8展示蚀刻上部沟道开口39穿过上部第一层面22U*和上部第二层面20U*以止于下部的上部第一层面22UL上(即，止于其顶上或内部)，在此实例中，所述下部的上部第一层面22UL包括具有(a)或(b)的非化学计量氮化硅。进而，上部沟道开口39蚀刻到终止部(即，使用层面22UL的包括(a)或(b)的非化学计量氮化硅作为蚀刻终止部的蚀刻终止)不暴露牺牲材料59。图9展示后续蚀刻穿过下部的上部第一层面22UL以暴露牺牲材料59。可使用如所示和/或本文中关于其它实施例描述的任何其它属性或方面。

参考图10和11，且回到构造10，已经穿过上部沟道开口39从个别下部沟道开口25移除(例如，通过蚀刻)牺牲材料59(即，至少一些)。在其中例如存在材料70、71和72的情况下，材料70和/或71中的一些可保留(未展示)于下部沟道开口25中以便于形成(下文描述的)晶体管材料。

晶体管沟道材料可竖向地沿着绝缘层面和导电层面形成于个别沟道开口中，因此包括与导体层面中的导体材料直接电耦合的个别沟道材料串。正在形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如经掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化结构)横向处于沟道材料与存储材料之间。

图12-15展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘层面20*和导电层面22*形成于个别上部沟道开口39和下部沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如将其相应薄层沉积于上部堆叠18U上方和个别开口39和25内，接着往回至少平坦化到上部堆叠18U的顶表面而形成。

沟道材料36还竖向地沿着绝缘层面20U*/20L*和导电层面22U*/22L*形成于沟道开口39/25中，因此包括沟道开口39/25中的个别操作性沟道材料串53。在一个实施例中，沟道材料串53具有沿着其的存储器单元材料(例如，30、32和34)，并且其中第二层面材料(例如，24)水平地处于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图11和12中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一个的实例厚度是25到100埃。可进行冲孔蚀刻以从下部沟道开口25的基底移除材料30、32和34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导体材料17。此类冲孔蚀刻可相对于材料30、32和34中的每一种单独地发生(如所示)，或可仅相对于其中的一些发生(未展示)。替代地且仅作为举例，可不进行冲孔蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层面16的导体材料17(尚未展示)。沟道开口39/25展示为包括径向中心的实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅借助于实例，沟道开口39/25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。

参考图16和17，水平拉长的上部沟槽40U形成到下部沟槽40L，且随后从其移除(例如，通过选择性蚀刻)牺牲材料59(未展示)。

参考图18和19，穿过沟槽40U/40L相对于第二层面20*中的第二层面材料24选择性地各向同性蚀刻第一层面22*中的第一层面材料26(例如，使用液体或蒸汽H

参考图20-26，导电材料48沉积到沟槽40U/40L中以填充导电层面22*中移除材料26后的体积。此后从沟槽40U/40L进行移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。

可在形成导电材料48之前形成薄的绝缘衬里(例如，Al

电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入电荷存储材料中。因此，电荷阻挡可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料和导电材料的界面可足以在不存在任何单组成绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。

居间材料57已经形成于沟槽40U/40L中，且由此横向处于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多种，且无论如何，可有助于防止成品电路系统构造中导电层面22相对于彼此的短接。实例绝缘材料是SiO

在一个实施例中，延伸穿过个别存储器块58的绝缘层面20*和导电层面22*支柱结构并非全部都是操作性的。举例来说，并且在如所展示的一个实施例中，虚设支柱73(即，不用作存储器单元串的柱)延伸穿过个别存储器块58中的绝缘层面20*和导电层面22*。虚设支柱73水平地沿着导电层面22*的水平拉长的导电线29彼此间隔开。导电层面22*中的至少一个(例如，如所示的22LU)中包括的绝缘材料26横向处于所述导电层面22LU中的导电线29与延伸穿过所述导电层面22LU的虚设支柱73之间，其中绝缘材料26包括具有(a)或(b)的非化学计量氮化硅。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。

在一些实施例中，构造10可被视为包括第一区(例如，如由图20-22所展示)和在第一区旁边的第二区70(例如，如图26中所展示)。第二区70可横向接触第一区(未展示)，或可与第一区横向间隔开(例如，横向紧邻第一区但不触碰，或横向远离且不触碰)。第二区70可处于存储器块中的一或多个(未展示)内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图20-22中的堆叠18*)和第二竖直堆叠(例如，第二区70中的堆叠18*)，其中第二堆叠包括上部部分18U和下部部分18L。

如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例中。

替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖包括与制造方法无关的存储器阵列的集成电路系统。然而，这类集成电路系统和存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。

在一个实施例中，集成电路系统(例如，10)包括具有存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)，所述集成电路系统包括横向间隔开的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括第一竖直堆叠(例如，图22中的18*)，所述第一竖直堆叠包括交替的绝缘层面(例如，20*)和导电层面(例如，22*)。存储器单元(例如，56)的串(例如，49)包括延伸穿过绝缘层面和导电层面的沟道材料串(例如，53)。导电层面个别地包括水平拉长的导电线(例如，29)。第二竖直堆叠(例如，图26中的18*)在第一竖直堆叠旁边。第二竖直堆叠包括上部部分(例如，18U)和下部部分(例如，18L)。上部部分包括具有相对于彼此不同的组成物的交替的上部第一绝缘层面(例如，22U*)和上部第二绝缘层面(例如，20U*)。下部部分包括具有相对于彼此不同的组成物的的下部第一绝缘层面(例如，22L*)和下部第二绝缘层面(例如，20L*)。下部第一绝缘层面的上部或上部第一绝缘层面的下部包括具有(a)或(b)的非化学计量氮化硅，其中：

(a)：氮-硅原子比率大于1.33且小于1.5；且

(b)：氮-硅原子比率大于或等于1.0且小于1.33

上部第一绝缘层面中处于所述下部的上部第一绝缘层面上方的较高上部第一绝缘层面包括不具有(a)或(b)的氮化硅。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。

在一个实施例中，包括具有存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的集成电路系统(例如，10)包括横向间隔开的存储器块(例如，58)，其个别地包括第一竖直堆叠(例如，图22中的18*)，所述第一竖直堆叠包括交替的绝缘层面(例如，20*)和导电层面(例如，22*)。存储器单元(例如，56)的串(例如，49)包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串(例如，53)。所述导电层面个别地包括水平拉长的导电线(例如，29)。虚设支柱(例如，73)延伸穿过所述个别存储器块中的所述绝缘层面和所述导电层面。所述虚设支柱水平地沿着所述导电层面的所述水平拉长的导电线彼此间隔开。所述导电层面(例如，22LU)中的至少一个中包括的绝缘材料(例如，26)横向处于所述导电层面中的所述导电线与延伸穿过所述导电层面的所述虚设支柱之间。所述绝缘材料包括具有(a)或(b)的非化学计量氮化硅，其中：

(a)：氮-硅原子比率大于1.33且小于1.5；且

(b)：氮-硅原子比率大于或等于1.0且小于1.33。

可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。

以上处理或构造可视为相对于组件的阵列，所述组件形成为这类组件的两个堆叠或两个层面或形成在两个堆叠或两个层面内，所述堆叠或层面在底层面基底衬底上方或作为底层面基底衬底的部分(但两个堆叠/层面可各自具有多个层面)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为最终构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/层面可提供或制造于途中展示或上文描述的堆叠/层面上方和/或下方。此外，组件的阵列在不同堆叠/层面中可相对于彼此相同或不同，且不同堆叠/层面可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/层面之间(例如，额外电路和/或介电层)。并且，不同堆叠/层面可相对彼此电耦合。多个堆叠/层面可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/层面可以基本上同时制造。

上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。

在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。

此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。

本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。

另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方(over)”、“在……上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。

本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。

本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。

本文中的导电/导体/传导材料中的任一个的组分可以是金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。

在本文中，关于蚀刻(etch/etching)、移除、沉积、形成(forming)和/或成形(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以按体积计至少2∶1的比率进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2∶1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。

除非另有指示，否则本文中“或”的使用涵盖任一者和两者。

结论

在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在下部堆叠正上方形成上部堆叠。所述下部堆叠包括竖直交替的下部第一层面和下部第二层面。所述上部堆叠包括竖直交替的上部第一层面和上部第二层面。下部沟道开口延伸穿过所述下部第一层面和所述下部第二层面。所述下部沟道开口在其中具有牺牲材料。所述下部第一层面的上部或所述上部第一层面的下部包括具有(a)或(b)的非化学计量氮化硅，其中：(a)：氮-硅原子比率大于1.33且小于1.5；且(b)：氮-硅原子比率大于或等于1.0且小于1.33。所述上部第一层面中处于所述下部的上部第一层面上方的较高上部第一层面包括不具有所述(a)或所述(b)的氮化硅。蚀刻上部沟道开口穿过所述上部第一层面和所述上部第二层面以止于所述上部的下部第一层面或所述下部的上部第一层面上。在所述终止之后，从所述下部沟道开口移除所述牺牲材料并且在所述上部和下部沟道开口中形成沟道材料串。

在一些实施例中，一种包括具有存储器单元串的存储器阵列的集成电路系统包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层面和导电层面。存储器单元串包括延伸穿过所述绝缘层面和所述导电层面的沟道材料串。所述导电层面个别地包括水平拉长的导电线第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。所述上部部分包括具有相对于彼此不同的组成物的交替的上部第一绝缘层面和上部第二绝缘层面所述下部部分包括具有相对于彼此不同的组成物的下部第一绝缘层面和下部第二绝缘层面。所述下部第一绝缘层面的上部或所述上部第一绝缘层面的下部包括具有(a)或(b)的非化学计量氮化硅，其中(a)：氮-硅原子比率大于1.33且小于1.5；且(b)：氮-硅原子比率大于或等于1.0且小于1.33。所述上部第一绝缘层面中处于所述下部的上部第一绝缘层面上方的较高上部第一绝缘层面包括不具有所述(a)或所述(b)的氮化硅。

在一些实施例中，一种包括具有存储器单元串的存储器阵列的集成电路系统包括横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层面和导电层面。存储器单元的沟道材料串延伸穿过所述绝缘层面和所述导电层面。所述导电层面个别地包括水平拉长的导电线。虚设支柱延伸穿过所述个别存储器块中的所述绝缘层面和所述导电层面。所述虚设支柱水平地沿着所述导电层面的所述水平拉长的导电线彼此间隔开。所述导电层面中的至少一个中包括的绝缘材料横向处于所述导电层面中的所述导电线与延伸穿过所述导电层面的所述虚设支柱之间。所述绝缘材料包括具有(a)或(b)的非化学计量氮化硅，其中(a)：氮-硅原子比率大于1.33且小于1.5；且(b)：氮-硅原子比率大于或等于1.0且小于1.33。