一种基于6T-SRAM的XNOR运算单元及其方法

技术领域

本发明涉及一种基于6T-SRAM的XNOR运算单元及其方法，属于存算设计技术领域。

背景技术

当前存算设计中，输入数据的“0”、“1”值分别要用不同的驱动电路进行数据驱动，这加重了输入信号驱动电路的负担，使得输入信号驱动电路的面积和能耗较大。

发明内容

本发明所要解决的技术问题是克服现有技术的缺陷，提供一种基于6T-SRAM的XNOR运算单元及其方法，减小输入信号驱动电路的面积和能耗，从根本上减少输入信号的数量。

为达到上述目的，本发明提供一种基于6T-SRAM的XNOR运算单元，包括6T-SRAM单元和XNOR运算单元，6T-SRAM单元电连接XNOR运算单元；

XNOR运算单元包括传输门TG0和传输门TG3，传输门TG0的输入端连接位线BL，传输门TG3的输入端与位线非BLB相连，传输门TG0的高电平使能端和传输门TG3的高电平使能端均连接读字线RWL，传输门TG0的低电平使能端和传输门TG3的低电平使能端均连接读字线非RWLB。

优先地，XNOR运算单元包括传输门TG1和传输门TG2，传输门TG0的输出端与传输门TG1相连，传输门TG3的输出端与传输门TG2的输入端相连；

传输门TG1的高电平使能端连接权重存储节点Q，传输门TG1的低电平使能端连接权重非存储节点QB，传输门TG2的高电平使能端连接至权重非存储节点QB，传输门TG2的低电平使能端连接至权重存储节点Q,传输门TG1的输出端和TG2的输出端短接于读位线RBL。

优先地，6T-SRAM单元包括NMOS晶体管N1、NMOS晶体管N2、PMOS晶体管P1和PMOS晶体管P2，PMOS晶体管P1的源极和PMOS晶体管P2的源极连接至电源电压VDD，PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、PMOS晶体管P2的漏极和NMOS晶体管N2的漏极互连，PMOS晶体管P2的栅极、NMOS晶体管N2的栅极、PMOS晶体管P1的漏极和NMOS晶体管N1的漏极互连，NMOS晶体管N1的源极和NMOS晶体管N2的源极连接至地电位VSS。

优先地，6T-SRAM单元包括NMOS晶体管N3和NMOS晶体管N4，NMOS晶体管N3的源极连接权重存储节点Q，NMOS晶体管N4的源极连接权重非存储节点QB，NMOS晶体管N3的栅极和NMOS晶体管N4的源极均连接至字线WL，NMOS晶体管N3的漏极连接位线BL，NMOS晶体管N4的漏极连接位线非BLB。

优先地，当读字线RWL为高电平且读字线非RWLB为低电平时，传输门TG0和传输门TG3导通；

当读字线RWL为低电平且读字线非RWLB为高电平时，传输门TG0和传输门TG3关断。

一种基于6T-SRAM的XNOR运算方法，利用上述任一项所述的一种基于6T-SRAM的XNOR运算单元，执行以下步骤：

第一步，初始时传输门TG0、传输门TG1、传输门TG2和传输门TG3均处于关断状态；

根据权重值使能位线BL，位线非BLB的电位与位线BL的电位相反；

第二步，使能字线WL，使NMOS晶体管N3和NMOS晶体管N4导通，若位线BL为低电平且位线非BLB为高电平，则权重存储节点Q对位线BL放电，直至权重存储节点Q为低电平，位线非BLB对权重非存储节点QB充电，直至权重非存储节点QB为高电平；

若位线BL为高电平且位线非BLB为低电平，则位线BL对权重存储节点Q充电，直至权重存储节点Q为高电平，存储节点QB向位线非BLB放电，直至权重非存储节点QB为低电平；第三步，根据输入信号使能位线BL，位线非BLB的电位与位线BL的电位相反；若输入信号为“1”，则使能位线BL为高电平，位线非BLB为低电平；若输入信号为“0”，则使能位线BL为低电平，位线非BLB为高电平；

第四步：使能读字线RWL和读字线非RWLB，使传输门TG0和传输门TG3导通，传输门TG1和传输门TG2根据权重导通或关断，并在读位线RBL处输出XNOR运算单元的运算结果。

优先地，根据权重值使能位线BL，若需写入权重“0”，则将位线BL的电位预充为低电平，位线非BLB的电位预充为高电平；

若需写入权重为“1”，则将位线BL预充为高电平，位线非BLB预充为低电平。

优先地，第二步中，使能字线WL，使NMOS晶体管N3和NMOS晶体管N4导通，若位线BL为低电平且位线非BLB为高电平，则权重存储节点Q对位线BL放电，若权重存储节点Q电位原本就为低电平，则保持权重存储节点Q低电平不变；若权重非存储节点QB电位原本就为高电平，则保持权重非存储节点QB高电平不变；

若位线BL为高电平且位线非BLB为低电平，则位线BL对权重存储节点Q充电，直至权重存储节点Q为高电平，若权重存储节点Q的电位原本就为高电平，则保持权重存储节点Q高电平不变，若权重非存储节点QB的电位原本就为低电平，则保持权重非存储节点QB的低电平不变。

一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一项所述方法的步骤。

一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述任一项所述方法的步骤。

本发明所达到的有益效果：

本发明利用6T-SRAM单元和XNOR运算单元，XNOR运算单元仅有4个传输门构成，所以结构较为简单，成本低；减小输入信号驱动电路的面积和能耗，从根本上减少输入信号的数量；利用XNOR运算单元，使得本发明对称性好，在电路布局布线中能有效节省电路面积。

附图说明

图1是本发明的电路图。

具体实施方式

以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

基于6T-SRAM的XNOR运算单元包括6T-SRAM单元和XNOR运算单元；

其中，XNOR运算单元包括四个传输门，输入信号经过位线BL和位线非BLB分别通过传输门TG0和传输门TG3传输到传输门TG1和传输门TG2的输入端，而传输门TG1和传输门TG2由权重存储节点Q和权重非存储节点QB控制导通或关断，由此实现XNOR运算。此设计方案能以较少输入信号的个数，实际的输入信号仅有一个输入到位线BL上的信号，输入到位线非BLB上的信号可由输入到位线BL上的信号取反得到，且设计出的电路结构简单、对称。

此XNOR运算单元的运算通过以下四个步骤完成（初始时4个传输门均处于关断状态）：

第一步：根据权重值使能位线BL，位线非BLB的电位与位线BL的电位相反。若需写入权重“0”，则将位线BL的电位预充为低电平，位线非BLB的电位预充为高电平；

若需写入权重为“1”，则将位线BL预充为高电平，位线非BLB预充为低电平；

第二步：使能字线WL，使NMOS晶体管N3和NMOS晶体管N4导通，写入权重。若位线BL和位线非BLB分别为低电平和高电平，则权重存储节点Q对位线BL放电，直至权重存储节点Q为低电平（若权重存储节点Q电位原本就为低电平，则保持权重存储节点Q低电平不变），位线非BLB对权重非存储节点QB充电，直至权重非存储节点QB为高电平（若权重非存储节点QB电位原本就为高电平，则保持权重非存储节点QB高电平不变）；

若位线BL和位线非BLB分别为高电平和低电平，则位线BL对权重存储节点Q充电，直至权重存储节点Q为高电平（若权重存储节点Q的电位原本就为高电平，则保持权重存储节点Q高电平不变），存储节点QB向位线非BLB放电，直至权重非存储节点QB为低电平（若权重非存储节点QB的电位原本就为低电平，则保持权重非存储节点QB的低电平不变）。

第三步：根据输入信号使能位线BL，位线非BLB的电位与位线BL的电位相反。若输入信号为“1”，则使能位线BL为高电平，位线非BLB为低电平；若输入信号为“0”，则使能位线BL为低电平，位线非BLB为高电平；

第四步：使能读字线RWL和读字线非RWLB，使传输门TG0和传输门TG3导通，传输门TG1和传输门TG2根据权重导通或关断，并在读位线RBL处输出XNOR运算单元的运算结果；

基于本设计的XNOR运算逻辑表如下所示：

表1 XNOR运算逻辑表

因为输入数据通过位线BL表征，位线非BLB的值始终与位线BL的值相反，权重通过权重存储节点Q表征，权重非存储节点QB的值与权重存储节点Q存储始终相反（值相反的含义为一个为高电平“1”，另一个为低电平“0”），所以可简化XNOR运算逻辑表为：

表2 XNOR运算简化逻辑表

由XNOR运算简化逻辑表可以很直观的看出输入数据与权重做了XNOR运算，获得了运算结果。

图1中的6T-SRAM单元电路包括NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P1和PMOS晶体管P2。PMOS晶体管P1的源极和PMOS晶体管P2的源极连接至电源电压VDD，PMOS晶体管P1的栅极、NMOS晶体管N1的栅极、PMOS晶体管P2的漏极和NMOS晶体管N2的漏极互连，PMOS晶体管P2的栅极、NMOS晶体管N2的栅极、PMOS晶体管P1的漏极和NMOS晶体管N1的漏极互连，

NMOS晶体管N1的源极和NMOS晶体管N2的源极连接至地电位VSS；

NMOS晶体管N3的源极连接权重存储节点Q，NMOS晶体管N4的源极连接权重非存储节点QB，NMOS晶体管N3的栅极和NMOS晶体管N4的源极均连接至字线WL，NMOS晶体管N3的漏极连接位线BL，NMOS晶体管N4的漏极连接位线非BLB。

XNOR运算单元包括传输门TG0、传输门TG1、传输门TG2和传输门TG3，每个传输门由两个控制信号控制导通或关断，一个控制信号高电平使能，另一个控制信号低电平使能。传输门TG0的输入端连接位线BL，传输门TG3的输入端与位线非BLB相连，传输门TG0的输出端与传输门TG1相连，传输门TG3的输出端与传输门TG2的输入端相连，传输门TG0的高电平使能端和传输门TG3的高电平使能端均连接至读字线RWL，传输门TG0的低电平使能端和传输门TG3的低电平使能端均连接至读字线非RWLB；

当读字线RWL为高电平且读字线非RWLB为低电平时，传输门TG0和传输门TG3导通；

当读字线RWL为低电平且读字线非RWLB为高电平时，传输门TG0和传输门TG3关断；

传输门TG1的高电平使能端连接至权重存储节点Q，传输门TG1的低电平使能端连接至权重非存储节点QB，传输门TG2的高电平使能端连接至权重非存储节点QB，传输门TG2的低电平使能端连接至权重存储节点Q,传输门TG1的输出端和TG2的输出端短接于读位线RBL。

一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一项所述方法的步骤。

一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述任一项所述方法的步骤。

本发明中相关名词含义如下：

WL(Word Line)：字线，写权重的控制信号；

BL(Bit Line)：位线，可复用为写权重时的信号通路；

BLB(Bit Line Bar)：位线非，可复用为写权重非时的信号通路；

RBL(Read Bit Line)：读位线，XNOR的计算结果通过RBL输出；

RWL(Read Word Line)：读字线，控制传输门TG0和TG3开关状态的使能信号；

RWLB(Read Word Line Bar)：读字线非，控制传输门TG0和TG3开关状态的使能信号；

Q：权重存储节点；

QB：权重非存储节点；

VDD：电源电压；

VSS：地电位；

P1、P2：PMOS晶体管；

N1、N2、N3、N4：NMOS晶体管；

TG0、TG1、TG2、TG3：传输门。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。