一种信号采样电路和存储器

技术领域

本公开涉及半导体存储器领域，尤其涉及一种信号采样电路和存储器。

背景技术

为了在半导体芯片之间高速发送和接收数据，使用选通时钟信号DQS来正确地识别数据信号DQ。因此，当半导体芯片之间接收数据信号DQ时，需要同步接收选通时钟信号，后续根据选通时钟信号DQS对数据信号DQ进行采样，以获知各种指令。然而，由于传输路径的不同，选通时钟信号DQS和数据信号DQ之间可能存在延迟（tDQS2DQ），影响数据正确性。

发明内容

本公开提供了一种信号采样电路和存储器。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种信号采样电路，所述信号采样电路包括：

接口组，配置为从外部接收数据信号和选通时钟信号；

级联放大模块，与所述接口组连接，配置为对所述数据信号进行放大和延时，产生并输出中间数据信号；

时钟处理模块，与所述接口组连接，配置为对所述选通时钟信号进行分频及延时处理，产生并输出若干个采样时钟信号；

采样模块，与所述级联放大模块和所述时钟处理模块均连接，配置为利用若干个所述采样时钟信号对所述中间数据信号进行采样处理，输出若干个目标数据信号。

在一些实施例中，所述级联放大模块包括M个级联的放大单元；第1级所述放大单元的输入端接收所述数据信号，第i+1级所述放大单元的输入端与第i级所述放大单元的输出端连接，第M级所述放大单元的输出端输出所述中间数据信号；其中，i和M均为正整数，且i小于M。

在一些实施例中，所述采样时钟信号、所述中间数据信号和所述目标数据信号的数量均为N；N个所述采样时钟信号的相位两两不同，且N个所述采样时钟信号的时钟周期相同；N个所述中间数据信号的电平状态相同；所述采样模块包括N个采样单元；第j个所述采样单元，配置为接收第j个所述采样时钟信号和第j个所述中间数据信号，利用第j个所述采样时钟信号对第j个所述中间数据信号进行采样，输出第j个所述目标数据信号；其中，j和N均为正整数，且j小于等于N。

在一些实施例中，每一级所述放大单元包括至少1个放大器；其中，第i+1级所述放大单元的放大器数量不小于第i级所述放大单元的放大器数量。

在一些实施例中，在N=4，M=3的情况下，所述放大器的总数量为7；第1个所述放大器形成第1级所述放大单元，第2个所述放大器和第3个所述放大器并联形成第2级所述放大单元，第4个所述放大器、第5个所述放大器、第6个所述放大器和第7个所述放大器并联形成第3级所述放大单元。

在一些实施例中，第1个所述放大器的第一输入端接收所述数据信号，第1个所述放大器的第二输入端接收预设参考信号；第2个所述放大器的第一输入端、第3个所述放大器的第一输入端均与第1个所述放大器的第一输出端连接，第2个所述放大器的第二输入端、第3个所述放大器的第二输入端与第1个所述放大器的第二输出端连接；第4个所述放大器的第一输入端、第5个所述放大器的第一输入端与第2个所述放大器的第一输出端连接，第4个所述放大器的第二输入端、第5个所述放大器的第二输入端与第2个所述放大器的第二输出端连接；第6个所述放大器的第一输入端、第7个所述放大器的第一输入端与第3个所述放大器的第一输出端连接，第6个所述放大器的第二输入端、第7个所述放大器的第二输入端与第3个所述放大器的第二输出端连接；第4个所述放大器的第一输出端和/或第二输出端用于输出第1个所述中间数据信号，第5个所述放大器的第一输出端和/或第二输出端输出第2个所述中间数据信号，第6个所述放大器的第一输出端和/或第二输出端输出第3个所述中间数据信号，第7个所述放大器的第一输出端和/或第二输出端输出第4个所述中间数据信号。

在一些实施例中，所述信号采样电路还包括参数模块；所述参数模块，配置为接收偏移检测信号，基于所述偏移检测信号，产生第一调整码；其中，所述偏移检测信号指示所述采样时钟信号和所述中间数据信号之间的时序偏移；所述级联放大模块，还配置为接收所述第一调整码，基于所述第一调整码控制每一级所述放大单元的工作状态；其中，所述工作状态包括开启状态和关闭状态；若所述放大单元处于开启状态，则所述放大单元对输入信号进行放大及延迟处理以产生输出信号；若所述放大单元处于关闭状态，则所述放大单元对输入信号进行直接传输处理以产生输出信号。

在一些实施例中，所述信号采样电路还包括参数模块；所述参数模块，配置为接收偏移检测信号，基于所述偏移检测信号，产生第二调整码；其中，所述第二调整码指示所述采样时钟信号和所述中间数据信号之间的时序偏移；所述级联放大模块，还配置为接收所述第二调整码，基于所述第二调整码控制每一级所述放大单元的延迟参数；其中，所述放大单元基于所述第二调整码对输入信号进行放大及延迟处理以产生输出信号，且所述输入信号和所述输出信号之间的延迟时间受到所述第二调整码的控制。

在一些实施例中，所述放大器包括第一电阻、第二电阻、第一开关管、第二开关管、第三开关管、第四开关管；所述第一开关管的控制端形成所述放大器的第一输入端，所述第二开关管的控制端形成所述放大器的第二输入端；所述第一开关管的第一端形成所述放大器的第一输出端，所述第二开关管的第一端形成所述放大器的第二输出端；所述第一电阻的第一端接收第一电源信号，所述第一电阻的第二端与所述第一开关管的第一端连接，所述第一开关管的第二端与所述第三开关管的第一端连接，所述第三开关管的第二端与接地端连接；所述第二电阻的第一端接收第二电源信号，所述第二电阻的第二端与所述第二开关管的第一端连接，所述第二开关管的第二端与所述第四开关管的第一端连接，所述第四开关管的第二端与接地端连接。

在一些实施例中，所述放大器还包括第三电阻和电容；所述第三电阻的第一端与所述第一开关管的第二端连接，所述第三电阻的第二端与所述第二开关管的第二端连接；所述电容的第一端与所述第一开关管的第二端连接，所述电容的第二端与所述第二开关管的第二端连接。

在一些实施例中，所述第三开关管的控制端接收第一时钟控制信号，所述第四开关管的控制端接收第二时钟控制信号。

在一些实施例中，所述接口组包括数据接口、第一时钟接口和第二时钟接口；所述数据接口，配置为从外部接收所述数据信号；所述第一时钟接口，配置为从外部接收第一选通时钟信号；所述第二时钟接口，配置为从外部接收第二选通时钟信号；其中，所述第一选通时钟信号和所述第二选通时钟信号的时钟周期相同，所述第一选通时钟信号和所述第二选通时钟信号的相位相反，且所述第一选通时钟信号和所述第二选通时钟信号组成所述选通时钟信号。

在一些实施例中，所述时钟处理模块包括比较器、分频模块和时钟树模块；所述比较器，配置为接收所述第一选通时钟信号和所述第二选通时钟信号，输出第一时钟信号；其中，所述第一时钟信号的一部分上升沿与所述第一选通时钟信号的上升沿对齐，所述第一时钟信号的另一部分上升沿与所述第二选通时钟信号的上升沿对齐；所述分频模块，与所述比较器连接，配置为接收所述第一时钟信号，对所述第一时钟信号进行分频处理，输出N个第二时钟信号；所述时钟树模块，与所述分频模块连接，配置为接收N个所述第二时钟信号，对N个所述第二时钟信号进行延迟传输，输出N个所述采样时钟信号。

在一些实施例中，所述信号采样电路还包括复制模拟模块和检测模块；所述复制模拟模块，配置为接收所述第二时钟信号，对所述第二时钟信号进行模拟延迟处理，产生模拟延迟信号；所述检测模块，与所述复制模拟模块连接，配置为对所述模拟延迟信号和所述第二时钟信号进行相位偏差检测，产生所述偏移检测信号；其中，所述复制模拟模块与所述时钟树模块的结构相同，且所述复制模拟模块的延迟参数与所述时钟树模块的延迟参数相同，所述模拟延迟信号用于模拟所述采样时钟信号的波形。

在一些实施例中，第j个所述采样单元包括第j个采样器；第j个所述采样器的输入端接收第j个所述中间数据信号，第j个所述采样器的时钟端接收第j个所述采样时钟信号，第j个所述采样器的输出端输出第j个所述目标数据信号；或者，第j个所述采样单元包括第j个加法器和第j个采样器；第j个所述加法器的第一输入端接收第j个所述中间数据信号，第j个所述加法器的第二输入端与至少一个所述采样器的输出端连接；第j个所述采样器的输入端与第j个所述加法器的输出端连接，第j个所述采样器的时钟端接收第j个所述采样时钟信号，第j个所述采样器的输出端输出第j个所述目标数据信号；所述加法器用于减小前A个所述中间数据信号对当前所述中间数据信号的电压值的影响；A为正整数。

第二方面，本公开实施例提供了一种存储器，所述存储器包括如第一方面所述的信号采样电路。

本公开实施例提供了一种信号采样电路和存储器，不仅能够减小数据信号与选通时钟信号之间的时序偏移，提升采样正确性，而且可以提高数据信号的强度，改善高频下的信号传输性能。

附图说明

图1为本公开实施例提供的一种信号采样电路的结构示意图；

图2为本公开实施例提供的一种信号采样电路的具体结构示意图；

图3为本公开实施例提供的一种采样模块的具体结构示意图；

图4为本公开实施例提供的一种级联放大模块的结构示意图一；

图5为本公开实施例提供的一种级联放大模块的结构示意图二；

图6为本公开实施例提供的一种级联放大模块的结构示意图三；

图7为本公开实施例提供的一种级联放大模块的结构示意图四；

图8为本公开实施例提供的一放大器的结构示意图一；

图9为本公开实施例提供的一放大器的结构示意图二；

图10为本公开实施例提供的一种级联放大模块的具体结构示意图；

图11为本公开实施例提供的一放大器的结构示意图三；

图12为本公开实施例提供的一放大器的结构示意图四；

图13为本公开实施例提供的一放大器的结构示意图五；

图14为本公开实施例提供的一种信号采样电路的局部结构示意图；

图15为本公开实施例提供的一种存储器的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；

双倍数据速率内存（Double Data Rate SDRAM，DDR）；

第四代DDR（4th DDR，DDR4）；

第五代DDR（5th DDR，DDR5）；

低功率DDR（Low Power DDR，LPDDR）。

目前，在存储器（例如DRAM）接收到选通时钟信号DQS和数据信号DQ后，需要通过时钟树（或称为DQS tree）对选通时钟信号DQS进行调整，以期望调整后的选通时钟信号DQS的延迟、相位、时钟周期等符合要求，同时调整后的选通时钟信号DQS和数据信号DQ需要处于对齐状态。然而，由于选通时钟信号DQS需要经过时钟树的处理，导致选通时钟信号DQS的延迟经常大于数据信号DQ，二者之间的偏差（tDQS2DQ）很容易超出行业标准文件（SPEC）的规定，从而出现采样错误，降低存储器的性能。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种信号采样电路10的结构示意图。如图1所示，该信号采样电路10包括：

接口组11，配置为从外部接收数据信号DQ和选通时钟信号DQS；

级联放大模块12，与接口组11连接，配置为对数据信号DQ进行放大和延时，产生并输出中间数据信号；

时钟处理模块13，与接口组11连接，配置为对选通时钟信号DQS进行分频及延时处理，产生并输出若干个采样时钟信号（例如图1中的CLK_I、CLK_Q、CLK_IB、CLK_QB）；

采样模块14，与级联放大模块12和时钟处理模块13均连接，配置为利用若干个采样时钟信号对中间数据信号进行采样处理，输出若干个目标数据信号（例如图1中的Out_I、Out_Q、Out_IB、Out_QB）。

需要说明的是，信号采样电路10可以应用于存储器，例如DRAM、SDRAM、DDR、LPDDR等，后续仅以DRAM为例进行说明。

在这里，时钟处理模块13包括但不限于前述的时钟树。这样，在接收选通时钟信号DQS和数据信号DQ之后，不仅通过时钟处理模块13对选通时钟信号DQS进行调整，同时也通过级联放大模块12对数据信号DQ进行调整，从而减小中间数据信号与采样时钟信号之间的延迟（tDQS2DQ），更好的符合行业标准文件（SPEC）的规定，提升采样正确性；除此之外，级联放大模块12还可以提高信号强度，改善高频下的信号传输性能。

在一些实施例中，如图2所示，级联放大模块12包括M个级联的放大单元；第1级放大单元的输入端接收数据信号DQ，第i+1级放大单元的输入端与第i级放大单元的输出端连接，第M级放大单元的输出端输出中间数据信号。

需要说明的是，M为正整数，具体取决于应用场景，i为小于M的正整数。另外，放大单元可以通过可变增益放大器（Variable Gain Amplifier，VGA）实现。应理解，可变增益放大器可以具有多种类型，可以选用任意一种构建放大单元。

在一些实施例中，请参考图2，采样时钟信号、中间数据信号和目标数据信号的数量均为N。在这里，N为正整数，图2以N=4为例进行示出。

在这里，N个中间数据信号的电平状态相同，N个采样时钟信号的时钟周期相同，且N个采样时钟信号的相位两两不同。以图2为例，相邻两个采样时钟信号的相位在误差允许的范围内相差90度，即以CLK_I为基准，CLK_Q相比于CLK_I延迟90度，CLK_IB相比于CLK_I延迟180度，CLK_QB相比于CLK_I延迟270度。

如图2所示，采样模块14包括N个采样单元；第j个采样单元，配置为接收第j个采样时钟信号和第j个中间数据信号，利用第j个采样时钟信号对第j个中间数据信号进行采样，输出第j个目标数据信号；其中，j为正整数，且j小于等于N。

这样，不同相位的采样时钟信号能够在不同时刻采样中间数据信号，以获取相应的信息。

在一种具体的实施例中，采样模块14包括N个采样器，即第j个采样单元包括第j个采样器；第j个采样器的输入端接收第j个中间数据信号，第j个采样器的时钟端接收第j个采样时钟信号，第j个采样器的输出端输出第j个目标数据信号。

在另一种具体的实施例中，如图2或图3所示，采样模块14包括N个加法器和N个采样器（图3同样以N=4为例进行示出），即第j个采样单元包括第j个加法器和第j个采样器；第j个加法器的第一输入端接收第j个中间数据信号，如图3所示，第j个加法器的第二输入端与至少一个采样器的输出端连接；第j个采样器的输入端与第j个加法器的输出端连接，第j个采样器的时钟端接收第j个采样时钟信号，第j个采样器的输出端输出第j个目标数据信号。

特别地，在图2中，加法器的输入端也是与至少一个采样器的输出端连接的，只是进行了省略。

需要说明的是，加法器主要实现判决反馈平衡功能。应理解，每一个数据接口都会接收串行传输的多个数据信号DQ，时序在前的数据信号的电平状态会对时序在后的数据信号的电平状态产生影响，通过加法器可以尽量消除这一影响，避免数据信号DQ的判决结果发生错误；也就是说，加法器用于减小前A个中间数据信号对当前中间数据信号的电压值的影响。在这里，在图3以A=4示出。

另外，采样器可以通过D型触发器实现。

需要说明的是，每一级放大单元包括至少1个放大器，第i+1级放大单元的放大器数量不小于第i级放大单元的放大器数量。

需要说明的是，在同一级放大单元内，不同的放大器为并联关系。前一级放大单元中的放大器数量不小于后一级放大单元中的放大器数量，从而每一放大器的输出信号至少作为一个下一级放大器的输入信号。

需要说明的是，属于同一级的所有放大器的输入信号均处于相同的电平状态，属于同一级的所有放大器的输出信号均处于相同的电平状态。

假设M=3，N=4，以下给出级联放大模块的几种示例：

示例1：如图4所示，第1级放大单元包括1个放大器，第2级放大单元包括2个放大器，第3级放大单元包括4个放大器；

示例2：如图5所示，第1级放大单元包括1个放大器，第2级放大单元包括4个放大器，第3级放大单元包括4个放大器；

示例3：如图6所示，第1级放大单元包括2个放大器，第2级放大单元包括2个放大器，第3级放大单元包括4个放大器；

示例4：如图7所示，第1级放大单元包括2个放大器，第2级放大单元包括3个放大器，第3级放大单元包括4个放大器；

……

本公开后续以图4所示的情况进行详细说明，其他情况可以进行相应理解。

如图4所示，放大器的总数量为7；第1个放大器形成第1级放大单元，第2个放大器和第3个放大器并联形成第2级放大单元，第4个放大器、第5个放大器、第6个放大器和第7个放大器并联形成第3级放大单元。

在一种具体的实施例中，每一放大器具有2个输入端和2个输出端。也就是说，每一放大器需要接收一对信号，输出一对信号。

在一种情况下，由数据信号（逻辑电位为0或1）和预设参考信号（逻辑电位为0.5）共同构成第1级放大单元中放大器所接收的一对信号。

在另一种情况下，在接收数据信号之后，通过反相器获得数据信号的反相信号，数据信号及其反相信号共同构成第1级放大单元中放大器所接收的一对信号。相应的，最后一级放大单元中放大器输出的一对信号再经过比较器转化为单端的中间数据信号。

以数据信号和预设参考信号构成一对信号为例，第1个放大器的第一输入端接收数据信号，第1个放大器的第二输入端接收预设参考信号；第2个放大器的第一输入端、第3个放大器的第一输入端均与第1个放大器的第一输出端连接，第2个放大器的第二输入端、第3个放大器的第二输入端与第1个放大器的第二输出端连接；第4个放大器的第一输入端、第5个放大器的第一输入端与第2个放大器的第一输出端连接，第4个放大器的第二输入端、第5个放大器的第二输入端与第2个放大器的第二输出端连接；第6个放大器的第一输入端、第7个放大器的第一输入端与第3个放大器的第一输出端连接，第6个放大器的第二输入端、第7个放大器的第二输入端与第3个放大器的第二输出端连接。

请参见图4，对于级联放大模块的输出，根据所使用的放大器的类型不同，可能存在以下情况：

（1）放大器可以类比于缓冲器，具体的，放大器的第一输出端与第一输入端的逻辑电位相同（具体的电压值可能不同），且第二输出端与第二输入端的逻辑电位相同（具体的电压值可能不同）；此时，第4个放大器的第一输出端输出第1个中间数据信号，第5个放大器的第一输出端输出第2个中间数据信号，第6个放大器的第一输出端输出第3个中间数据信号，第7个放大器的第一输出端输出第4个中间数据信号；或者，第4个放大器的第一输出端和第二输出端经过比较器后形成第1个中间数据信号，且第一输出端连接至比较器的正相端，第二输出端连接至比较器的负相端，第5~7个放大器类似处理。

（2）放大器可以类比于反相器，具体的，放大器的第一输出端与第一输入端的逻辑电位相反（或者说放大器的第一输出端与第二输入端的逻辑电位相同，具体的电压值可能不同），且放大器的第二输出端与第二输入端的逻辑电位相反（或者说放大器的第二输出端与第一输入端的逻辑电位相同，具体的电压值可能不同）；此时，第4个放大器的第二输出端输出第1个中间数据信号，第5个放大器的第二输出端输出第2个中间数据信号，第6个放大器的第二输出端输出第3个中间数据信号，第7个放大器的第二输出端输出第4个中间数据信号；或者，第4个放大器的第一输出端和第二输出端经过比较器后形成第1个中间数据信号，且第二输出端连接至比较器的正相端，第一输出端连接至比较器的负相端，第5~7个放大器类似处理。

还需要说明的是，在级联放大模块中，每一放大器的结构相似。

在一种示例中，如图8所示，放大器包括第一电阻35、第二电阻36、第一开关管31、第二开关管32、第三开关管33、第四开关管34；其中：

第一开关管31的控制端形成放大器的第一输入端，第二开关管32的控制端形成放大器的第二输入端；第一开关管31的第一端形成放大器的第一输出端，第二开关管32的第一端形成放大器的第二输出端；第一电阻35的第一端接收第一电源信号，第一电阻35的第二端与第一开关管31的第一端连接，第一开关管31的第二端与第三开关管33的第一端连接，第三开关管33的第二端与接地端连接；第二电阻36的第一端接收第二电源信号，第二电阻36的第二端与第二开关管32的第一端连接，第二开关管32的第二端与第四开关管34的第一端连接，第四开关管34的第二端与接地端连接。

在另一种示例中，如图9所示，放大器还包括第三电阻38和电容37；第三电阻38的第一端与第一开关管31的第二端连接，第三电阻38的第二端与第二开关管32的第二端连接；电容37的第一端与第一开关管31的第二端连接，电容37的第二端与第二开关管32的第二端连接。

需要说明的是，第三开关管33的控制端接收第一时钟控制信号，第四开关管34的控制端接收第二时钟控制信号，第一电阻35、第二电阻36和第三电阻38的阻值固定。在这里，在放大器进行信号放大处理时，第一时钟控制信号控制第三开关管33导通，第二时钟控制信号控制第四开关管34导通。

基于图4所示的放大器的架构和图9所示的放大器的内部结构，请参见图10，其示例性地展示出了一种级联放大模块的详细结构示意图。

需要说明的是，由于不同存储器的工艺误差不同，因此不同存储器中数据信号和时钟信号在传输过程中产生的时序偏移（tDQS2DQ）不同，所以级联放大模块12所产生的延时时间可以被设置为可调的，以便根据每一存储器的实际测试结果对其进行设置，进一步改善时序偏移问题。

在第一种可能的实施中，每一放大单元产生的延时时间是固定的，级联放大模块12可以调整每一传输链路中放大单元的开启级数，从而调整数据信号DQ的延迟时间。

相应的，信号采样电路10还包括参数模块；参数模块，配置为接收偏移检测信号，基于偏移检测信号，产生第一调整码；其中，偏移检测信号指示采样时钟信号和中间数据信号之间的时序偏移（tDQS2DQ）；

级联放大模块12，还配置为接收第一调整码，基于第一调整码控制每一级放大单元的工作状态；其中，工作状态包括开启状态和关闭状态；若放大单元处于开启状态，则放大单元对输入信号进行放大及延迟处理以产生输出信号；若放大单元处于关闭状态，则放大单元对输入信号进行直接传输处理以产生输出信号。

示例性的，以图4~图7所示的级联放大模块12为例，每一级放大单元在开启状态时将产生0.2纳秒（nanosecond，ns）的延迟，经测试，数据信号DQ总共需要0.4ns的延迟，则可以开启第1级放大单元和第2级放大单元，关闭第3级放大单元。特别的，在放大单元被关闭时，这个放大单元并不是处于断路状态，其仍然可以实现信号传输功能，但是输入信号和输出信号之间的延迟极小（可忽略）。

在第二种可能的实施中，每一放大单元产生的延时时间均是一个可变的范围，级联放大模块12可以调整每一放大单元的延迟参数，从而调整数据信号的整体延迟时间。当然，属于同一级的放大单元的延时时间必须一致。

相应的，信号采样电路10还包括参数模块；参数模块，配置为接收偏移检测信号，基于偏移检测信号，产生第二调整码；其中，第二调整码指示采样时钟信号和中间数据信号之间的时序偏移（tDQS2DQ）；

级联放大模块12，还配置为接收第二调整码，基于第二调整码控制每一级放大单元的延迟参数；其中，放大单元基于第二调整码对输入信号进行放大及延迟处理以产生输出信号，且输入信号和输出信号之间的延迟时间受到第二调整码的控制。

示例性的，以图4~图7所示的级联放大模块12为例，每一级放大单元均可以产生0.1ns~0.3ns的延迟，经测试，数据信号总共需要0.4ns的延迟，则可以控制第1级放大单元的延迟为0.2ns，第2级放大单元的延迟为0.1ns，第3级放大单元的延迟为0.1ns。

在“级联放大模块12的延迟参数被配置为通过第一调整码进行调整”的机制下，针对图9所示的放大器，以下提供2种放大器的控制原理。

在第一种实施例中，如图11所示，第三开关管33和第四开关管34均固定开启，第一电阻35、第二电阻36和第三电阻38的阻值可调；其工作原理为：（1）在本级放大单元被指示处于开启状态的情况下，第一电阻35处于最大阻值状态（R

在第二种实施例中，如图12所示，第一电阻35、第二电阻36和第三电阻38的阻值均固定；放大器还包括第五开关管37和第六开关管38；其工作原理为：（1）在本级放大单元被指示处于开启状态的情况下，第三开关管33和第四开关管34均开启，第五开关管37和第六开关管38关闭，相当于放大单元对输入信号执行延迟传输处理；同时第三电阻38处于较大阻值状态；（2）在放大单元被指示处于关闭状态的情况下，第三开关管33和第四开关管34均关闭，第五开关管37和第六开关管38开启，相当于放大单元对输入信号执行直接传输处理。

在“级联放大模块12的延迟参数被配置为通过第二调整码进行调整”的机制下，以下示例性的提供一种放大器的控制原理。

如图13所示，第三开关管33和第四开关管34均固定开启，第一电阻35、第二电阻36的阻值可调，且阻值可以在一个较大范围内（例如R

从以上可以看出，在信号采样电路10包括参数模块的情况下，第三开关管的控制端接收第一调整子信号，第四开关管的控制端接收第二调整子信号；第一电阻35、第二电阻36和第三电阻38均为可调电阻，且第一电阻35接收第三调整子信号，第二电阻36接收第四调整子信号，第三电阻38接收第五调整子信号；其中，第一调整子信号、第二调整子信号、第三调整子信号、第四调整子信号、第五调整子信号均来自于第一调整码；或者，第一调整子信号、第二调整子信号、第三调整子信号、第四调整子信号、第五调整子信号均来自于第二调整码。

在一些实施例中，如图2所示，接口组11包括数据接口111、第一时钟接口112和第二时钟接口113；数据接口111，配置为从外部接收数据信号DQ；第一时钟接口112，配置为从外部接收第一选通时钟信号DQS_T；第二时钟接口113，配置为从外部接收第二选通时钟信号DQS_B；其中，第一选通时钟信号DQS_T和第二选通时钟信号DQS_B的时钟周期相同，第一选通时钟信号DQS_T和第二选通时钟信号DQS_B的相位相反，且第一选通时钟信号DQS_T和第二选通时钟信号DQS_B组成选通时钟信号DQS。

需要说明的是，对于存储器来说，每次接收到的数据信号实际是一组信号DQ0、DQ1……DQn，此时数据接口111、级联放大模块12和采样模块14的数量也为（n+1）个。

在一些实施例中，如图2所示，时钟处理模块13包括比较器131、分频模块132和时钟树模块133；

比较器131，配置为接收第一选通时钟信号DQS_T和第二选通时钟信号DQS_B，对第一选通时钟信号DQS_T和第二选通时钟信号DQS_B进行比较，输出第一时钟信号；其中，第一时钟信号的一部分上升沿与第一选通时钟信号DQS_T的上升沿对齐，第一时钟信号的另一部分上升沿与第二选通时钟信号DQS_B的上升沿对齐；

分频模块132，与比较器131连接，配置为接收第一时钟信号，对第一时钟信号进行分频处理，输出N个第二时钟信号；

时钟树模块133，与分频模块132连接，配置为接收N个第二时钟信号，对N个第二时钟信号进行延迟传输，输出N个采样时钟信号。

需要说明的是，时钟树模块133共包括多个时钟树，每个时钟树对1个第二时钟信号进行延迟传输。

在一些实施例中，请参考图14，信号采样电路10还包括复制模拟模块152和检测模块155。具体的，复制模拟模块152，配置为接收第二时钟信号，对第二时钟信号进行模拟延迟处理，产生模拟延迟信号；检测模块155，与复制模拟模块连接，配置为对模拟延迟信号和第二时钟信号进行相位偏差检测，产生偏移检测信。

需要说明的是，复制模拟模块152与前述的时钟树模块133的结构相同，且复制模拟模块152的延迟参数与时钟树模块133的延迟参数相同，模拟延迟信号用于模拟采样时钟信号的波形。

请参见图14，在一种可行的实施方式中，信号采样电路10还包括定时器151、计数器153、锁存器154。在定时器151的工作过程中，定时器151从分频模块132处接收时钟信号CK0并将其输出为时钟信号CK1，时钟信号CK0可以是任意一个第二时钟信号；复制模拟模块152输出的时钟信号CK2能够模拟相应的采样时钟信号的波形。在这里，MPC start和MPCstop用于控制定时器151的输出信号开始/结束震荡，MR45用于使能相关模块。

在这里，由于时序偏移（tDQS2DQ）主要是由于时钟树对时钟信号的传输而产生，即时钟信号CK1与对应时刻的数据信号DQ可以认为是对齐的，因此时钟信号CK1和模拟延迟信号CK2之间的相位差则可以认为是tDQS2DQ。另外，计数器153可以计算单位时间内时钟信号的振动次数，该振动次数经锁存器154锁存后存入寄存器46（MR46）和寄存器47（MR47）中，以便确定该模拟延迟信号CK2的振荡频率是否产生偏差。

综上所述，本公开实施例提供了一种信号采样电路，在数据信号DQ的接收器之后利用级联的放大器来增加数据信号DQ的延迟，从而减小tDQS2DQ，更好的满足行业标准文件的要求，DRAM也具有更大的裕度；同时，通过级联放大器，可以降低每一放大器的负载，更方便地提高信号的高频增益。以三级放大器构成的级联放大模块为例，放大器可以采用1:2:4的设计方案，从而减轻各级放大器的负载，使整个数据接收电路具有更好的高频增益。

在本公开的又一实施例中，参见图15，其示出了本公开实施例提供的一种存储器30组成结构示意图。如图15所示，存储器30至少包括前述的信号采样电路10。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。