一种多芯片串联通信系统

技术领域

本发明属于芯片布线通信技术领域，具体涉及一种多芯片串联通信系统。

背景技术

一个运算量巨大的复杂运算系统往往是由一个控制芯片和众多的运算芯片组成，其中控制芯片负责配置运算芯片，并分发运算任务给各个运算芯片，各个运算芯片负责处理运算数据，并返回运算结果给控制芯片。随着对运算系统性能要求的越来越高，运算系统中的运算芯片的数量可能多至几百个，进而控制芯片如何安全高效的与众多芯片通信，已成了重中之重的任务。

目前多芯片串联系统之间不仅共享相同的通信路径，互联信号较少，而且控制芯片与运算芯片共享通信路径，运算芯片间独立性受影响，通信时可能存在互相干扰，需要合理高效的通信机制进行约束。

发明内容

为了解决背景技术中存在的问题，本发明提供了一种多芯片串联通信系统。

本发明提供的一种多芯片串联通信系统，其特征在于：包括一个主控芯片和多个运算芯片；其中每个运算芯片均具有下行数据接收时钟UD_CLK、数据UD_DATA，下行数据发送端时钟DD_CLK、数据DD_DATA，上行数据接收端时钟DU_CLK、数据DU_DATA，上行数据发送端时钟UU_CLK、数据UU_DATA；

每个运算芯片中：

其下行数据接收端时钟UD_CLK连接于前一级运算芯片的下行数据发送端DD_CLK，其下行数据接收端时钟UD_DATA连接于前一级运算芯片的下行数据发送端DD_DATA，其下行数据发送端DD_CLK、DD_DATA连接于后一级运算芯片的下行数据接收端的UD_CLK和UD_DATA，其上行数据接收端的DU_CLK、DU_DATA连接于后一级运算芯片的上行数据发送端的UU_CLK、UU_DATA，其上行数据发送端UU_CLK、UU_DATA连接于前一级运算芯片的上行数据接收端DU_CLK、DU_DATA；

直接与主控相连的芯片其下行数据接收端UD_CLK、UD_DATA来自主控的下行数据发送端的DD_CLK、DD_DATA，其上行数据发送端UU_CLK、UU_DATA连接于主控的上行数据接收端DU_CLK、DU_DATA；

最远端的芯片，其下行数据发送端DD_CLK、DD_DATA悬空，其上行数据接收端的DU_CLK悬空、DU_DATA接地。

进一步地，所述下发通信协议的定义为：0x55+chip_id+Command+Data。

进一步地，所述0x55为指令识别头，表示一条指令的开始；

进一步地，所述Chip_id 1Byte表示每颗芯片的id，当为0xFF时，所有的芯片都可以解析指令。不为0xFF时，只有对应chip_id的芯片解析指令。

进一步地，所述Command为1字节，作为指令的识别码

进一步地，所述Date部分的为需要传输的数据，长度不固定，可以是0也可以是多个字节。

进一步地，所述下行通信协议为主控发送设置Chip_ID的指令，经过芯片转发之后，chip_id会自动累加。

根据上述内容得出示例：主控下发的指令为：0x55+0xFF+0x00+0x00，芯片0的下行数据接收端UD_CLK、UD_DATA接收到指令经过芯片0的下行数据发送端DD_CLK、DD_DATA转发出去的指令为：0x55+0xFF+0x00+0x01，其中每条指令先发送0x55，再发送chip_id，再发送Command，最后发送Data。

进一步地，所述上传通信协议为长度固定的192bit，这192bit数据由芯片的识别号、芯片状态和计算结果组成。

进一步地，所述上传数据总量N＝n×芯片×192bit，其中主控芯片向芯片0的UU_CLK发送N个时钟脉冲，在UU_CLK的上升沿UU_DATA是有效的，每个芯片DU_CLK与UU_CLK在芯片内部相连，每个芯片都由来自主控的时钟驱动，将每个芯片存储的需要上传的数据，向主控端移动。

本发明的有益效果：

1、本多芯片串联通信系统中下发数据通路与上传通路相互独立，可以提高通信效率；

2、本多芯片串联通信系统中可以实现芯片的自动编址，不需要额外的设置，可以节省芯片引脚，简化使用；

3、本多芯片串联通信系统中串联芯片的灵活设置方式，可以对串联芯片通过广播指令设置，或者针对某一个芯片单独设置；

4、本多芯片串联通信系统中芯片串联数据量可灵活设置；

5、本多芯片串联通信系统中每个芯片回复的数据为固定格式，可以根据芯片数量，灵活设置回传的数据量。

6、本多芯片串联通信系统中实现芯片自检，自检结果的上传，以及芯片异常核心的屏蔽。

附图说明

图1为本发明一种多芯片串联通信系统的芯片连接示意图。

图2为本发明一种多芯片串联通信系统的每一组CLK、DATA的时序关系图。

图3为本发明一种多芯片串联通信系统的芯片0的上行数据发送端UU_CLK、UU_DATA的最终关系图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置有”、“连接”等，应做广义理解，例如“连接”，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

请参阅图1-3，本发明提供的一种多芯片串联通信系统，包括一个主控芯片和多个运算芯片；其中每个运算芯片均具有下行数据接收时钟UD_CLK、数据UD_DATA，下行数据发送端时钟DD_CLK、数据DD_DATA，上行数据接收端时钟DU_CLK、数据DU_DATA，上行数据发送端时钟UU_CLK、数据UU_DATA；

每个运算芯片中：

其下行数据接收端时钟UD_CLK连接于前一级运算芯片的下行数据发送端DD_CLK，其下行数据接收端时钟UD_DATA连接于前一级运算芯片的下行数据发送端DD_DATA，其下行数据发送端DD_CLK、DD_DATA连接于后一级运算芯片的下行数据接收端的UD_CLK和UD_DATA，其上行数据接收端的DU_CLK、DU_DATA连接于后一级运算芯片的上行数据发送端的UU_CLK、UU_DATA，其上行数据发送端UU_CLK、UU_DATA连接于前一级运算芯片的上行数据接收端DU_CLK、DU_DATA；

直接与主控相连的芯片其下行数据接收端UD_CLK、UD_DATA来自主控的下行数据发送端的DD_CLK、DD_DATA，其上行数据发送端UU_CLK、UU_DATA连接于主控的上行数据接收端DU_CLK、DU_DATA；

最远端的芯片，其下行数据发送端DD_CLK、DD_DATA悬空，其上行数据接收端的DU_CLK悬空、DU_DATA接地。

上述即为本发明实施例的控制芯片与运算芯片之间在数据通信部分的基本串联结构。结合该结构，本发明实施例还配置有相应的通信协议，通过相应的通信协议实现了串联的多个运算芯片与控制芯片之间的数据传输。

所述下发通信协议的为0x55+chip_id+Command+Data，其中0x55为指令识别头，表示一条指令的开始；Chip_id 1Byte表示每颗芯片的id，当为0xFF时，所有的芯片都可以解析指令。不为0xFF时，只有对应chip_id的芯片解析指令；Command为1字节，作为指令的识别码；Date部分的为需要传输的数据，长度不固定，可以是0也可以是多个字节；广播模式下主控发送设置Chip_ID的指令，经过芯片转发之后，chip_id会自动累加，比如主控芯片下发的指令为：0x55+0xFF+0x00+0x00，芯片0的下行数据接收端UD_CLK、UD_DATA接收到指令经过芯片0的下行数据发送端DD_CLK、DD_DATA转发出去的指令为：0x55+0xFF+0x00+0x01，即每条指令先发送0x55，再发送chip_id，再发送Command，最后发送Data。

所述上传通信协议中每一个芯片上传数据是固定长度192bit，这192bit数据由芯片的识别号、芯片状态和计算结果组成，其中上传数据总量N＝n×芯片×192bit，其中主控芯片向芯片0的UU_CLK发送N个时钟脉冲，在UU_CLK的上升沿UU_DATA是有效的，每个芯片DU_CLK与UU_CLK在芯片内部相连，每个芯片都由来自主控的时钟驱动，将每个芯片存储的需要上传的数据，向主控端移动。

本系统的中的工作流程为：

S1：系统复位；

S2：主控芯片下发设置芯片的chip_id芯片配置指令；

S3：发送bist测试指令，启动bist测试，并将bist测试结果上传；

S4：芯片软复位指令；

S5：主控芯片根据bist的结果，设置核心门控核心选择；

S6：发送启动预热指令，开启核心；

S7：发送计算所需要的数据；

S8：检查回传结果，得到结果返回S7。

以上对本发明及其实施方式进行了描述，这种描述没有限制性，具体实施方式中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。