相位内插装置及多相位时钟产生装置

技术领域

本发明涉及相位内插技术，特别涉及一种相位内插装置及多相位时钟产生装置。

背景技术

由于相位内插器可产生内插于两个输入时钟间的不同相位时钟，因此相位内插器被广泛用于多相位时钟产生装置中。例如，假设两个输入时钟具有相位时间差为T的话，多相位时钟产生装置可利用N个相位内插器来产生内插于两个输入时钟间的N个相位时钟。理想上，这N个相位时钟的任两个相邻的相位时钟的相位时间差为T/N，但实际上，该相位时间差会受到工艺偏差、电压飘移及温度变化等影响而改变。因此，如何产生高线性度的相位时钟就成为本领域的一个重要课题。

发明内容

针对现有技术的不足，本发明的实施例提供一种相位内插装置，包括数字控制器以及相位内插器。相位内插器耦接数字控制器，且包括多个电路分支。这些电路分支耦接输出节点并受控于数字控制器，以在输出节点上产生内插于第一输入时钟与第二输入时钟间的N个相位时钟中的第n个相位时钟作为相位内插装置的输出时钟。N为大于1的整数，且n为1到N的整数。这些电路分支各自包括串联于供电电压与接地电压间的第一电流源与第二电流源，输出节点耦接于第一电流源与第二电流源之间，且相位内插器还包括耦接于输出节点与接地电压之间的电容。这些电路分支的数量为大于或等于N×M个，M为大于或等于1的整数。当数字控制器控制这些电路分支产生第n个相位时钟时，数字控制器响应于第一输入时钟的上升沿，控制这些电路分支利用(N-n+1)×M个第一电流源对电容进行充电，并且响应于第二输入时钟的上升沿，控制这些电路分支利用N×M个第一电流源对电容进行充电。

另外，本发明的实施例提供一种多相位时钟产生装置，包括N个时钟产生电路。该N个时钟产生电路分别用于通过N个输出节点产生内插于第一输入时钟与第二输入时钟间的N个相位时钟。该N个时钟产生电路中的第n个时钟产生电路用于通过该N个输出节点中的第n个输出节点产生该N个相位时钟中的第n个相位时钟，且第n个时钟产生电路包括数字控制器以及相位内插器。相位内插器耦接数字控制器，且包括多个电路分支。第n个时钟产生电路的这些电路分支耦接第n个输出节点并受控于第n个时钟产生电路的数字控制器，以在第n个输出节点上产生第n个相位时钟。N为大于1的整数，且n为1到N的整数。在第n个时钟产生电路中，这些电路分支各自包括串联于供电电压与接地电压间的第一电流源与第二电流源，第n个输出节点耦接于第一电流源与第二电流源之间，且相位内插器还包括耦接于第n个输出节点与接地电压之间的电容。在第n个时钟产生电路中，这些电路分支的数量为大于或等于N×M个，M为大于或等于1的整数，当数字控制器控制这些电路分支产生第n个相位时钟时，数字控制器响应于第一输入时钟的上升沿，控制这些电路分支利用(N-n+1)×M个第一电流源对电容进行充电，并且响应于第二输入时钟的上升沿，控制这些电路分支利用N×M个第一电流源对电容进行充电。

为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1是本发明实施例的相位内插装置的示意图。

图2是本发明实施例的相位内插器的电路示意图。

图3是本发明实施例的相位内插器所产生的4个相位时钟的示意图。

图4是图3的4个相位时钟经缓冲器电路转换成脉冲方波的示意图。

图5A到图5C是本发明实施例的校正电路判断第n个相位时钟是否对于已知的参考数据而言有位置偏移的示意图。

图6是本发明实施例的多相位时钟产生装置的示意图。

图7是本发明实施例的相位内插器用于图6的多相位时钟产生装置的示意图。

具体实施方式

以下通过特定的具体实施例来说明本发明的实施方式，本领域技术人员可由本说明书所提供的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以实施或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与改进。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所提供的内容并非用以限制本发明的保护范围。

应当理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种元件或者信号，但这些元件或者信号不应受这些术语的限制。这些术语主要是用以区分一个元件与另一个元件，或者一个信号与另一个信号。另外，本文中所使用的术语“或”，应视实际情况可能包含相关联的列出项目中的任一个或者多个的组合。

请一并参阅图1和图2，图1是本发明实施例的相位内插装置的示意图，图2是本发明实施例的相位内插器的电路示意图。如图1和图2所示，相位内插装置10包括数字控制器101和相位内插器102。相位内插器102耦接数字控制器101，且包括多个电路分支200_0～200_K-1。电路分支200_0～200_K-1的数量为大于或等于N×M个，即K≧(N×M)。N为大于1的整数，且M为大于或等于1的整数。

电路分支200_0～200_K-1耦接输出节点P并受控于数字控制器101，以在输出节点P上产生内插于第一输入时钟CLK_A与第二输入时钟CLK_B间的N个相位时钟CKI_0～CKI_N-1中的第n个相位时钟CKI_n-1作为相位内插装置10的输出时钟，n为1到N的整数。在本实施例中，第一输入时钟CLK_A的相位领先第二输入时钟CLK_B的相位，且两个输入时钟具有相位时间差为T。因此，这N个相位时钟CKI_0～CKI_N-1的任两个相邻的相位时钟的相位时间差为T/N，且本实施例还可假设第1个相位时钟CKI_0的相位等于第一输入时钟CLK_A的相位，但本发明不以此为限制。

具体而言，相位内插器102的每一电路分支包括串联于供电电压VCC与接地电压GND间的第一电流源与第二电流源，且输出节点P耦接于第一电流源与第二电流源之间。例如，图2的电路分支200_0包括串联于供电电压VCC与接地电压GND间的第一电流源202_0与第二电流源203_0，且输出节点P耦接于第一电流源202_0与第二电流源203_0之间，以此类推，电路分支200_K-1包括串联于供电电压VCC与接地电压GND间的第一电流源202_K-1与第二电流源203_K-1，且输出节点P耦接于第一电流源202_K-1与第二电流源203_K-1之间。另外，相位内插器102还包括耦接于输出节点P与接地电压GND之间的电容C。

由此可见，本发明通过数字控制器101控制电路分支200_0～200_K-1依序利用至少一个第一电流源和至少一个第二电流源对电容C进行充电和放电，并把输出节点P上的电压信号作为第n个相位时钟CKI_n-1。更详细地说，当数字控制器101控制电路分支200_0～200_K-1产生第n个相位时钟CKI_n-1时，数字控制器101响应于第一输入时钟CLK_A的上升沿，控制电路分支200_0～200_K-1利用(N-n+1)×M个第一电流源对电容C进行充电，并且响应于第二输入时钟CLK_B的上升沿，控制电路分支200_0～200_K-1利用N×M个第一电流源对电容C进行充电。

另外，当数字控制器101控制电路分支200_0～200_K-1产生第n个相位时钟CKI_n-1时，数字控制器101还响应于第一输入时钟CLK_A的下降沿，控制电路分支200_0～200_K-1利用(N-n+1)×M个第二电流源对电容C进行放电，并且响应于第二输入时钟CLK_B的下降沿，控制电路分支200_0～200_K-1利用N×M个第二电流源对电容C进行放电。举例来说，假设N和M分别为4和1的话，代表相位内插器102能够产生内插于第一输入时钟CLK_A与第二输入时钟CLK_B间的4个相位时钟CKI_0～CKI_3中的一个，且其至少包括电路分支200_0～200_3。

请一并参阅图3和图4，图3是本发明实施例的相位内插器所产生的4个相位时钟的示意图，图4是图3的4个相位时钟经缓冲器电路转换成脉冲方波的示意图。为了方便理解，图3和图4将这4个相位时钟CKI_0～CKI_3呈现在同一时间区间内，但本领域技术人员可由前述内容了解到电路分支200_0～200_3每次只会产生这4个相位时钟CKI_0～CKI_3中的一个作为相位内插装置10的输出时钟。在这种情况下，本实施例还可使用时间点t0和t1来分别表示第一输入时钟CLK_A和第二输入时钟CLK_B的上升沿时间点，并且使用时间点t2和t3来分别表示第一输入时钟CLK_A和第二输入时钟CLK_B的下降沿时间点。

换句话说，时间点t0到t1的间隔或者时间点t2到t3的间隔就是第一输入时钟CLK_A和第二输入时钟CLK_B的相位时间差。因此，当数字控制器101控制电路分支200_0～200_3产生第1个相位时钟CKI_0时，数字控制器101从时间点t0起控制电路分支200_0～200_3利用4个第一电流源，例如第一电流源202_0～202_3对电容C进行充电，并且从时间点t1起继续控制电路分支200_0～200_3利用4个第一电流源对电容C进行充电。

相对地，当数字控制器101控制电路分支200_0～200_3产生第2个相位时钟CKI_1时，数字控制器101从时间点t0起控制电路分支200_0～200_3利用3个第一电流源，例如第一电流源202_0～202_2对电容C进行充电，并且从时间点t1起控制电路分支200_0～200_3利用4个第一电流源，例如第一电流源202_0～202_3对电容C进行充电，以此类推，当数字控制器101控制电路分支200_0～200_3产生第4个相位时钟CKI_3时，数字控制器101从时间点t0起控制电路分支200_0～200_3利用1个第一电流源，例如第一电流源202_0对电容C进行充电，并且从时间点t1起控制电路分支200_0～200_3利用4个第一电流源对电容C进行充电。应当理解的是，当对电容C进行充电时，输出节点P上的电压信号会逐渐增大，即产生第n个相位时钟CKI_n-1的上升沿波形，且这时候的该电压信号与充电电流成正比。

由此可见，在时间点t0到时间点t1之间，对于产生第2个相位时钟CKI_1的电路分支200_0～200_3而言，其会比产生第1个相位时钟CKI_0的电路分支200_0～200_3少用1个第一电流源对电容C进行充电，以此类推，对于产生第4个相位时钟CKI_3的电路分支200_0～200_3而言，其会比产生第3个相位时钟CKI_2的电路分支200_0～200_3少用1个第一电流源对电容C进行充电，使得这时候第1个输出时钟CKI_0的压摆率、第2个输出时钟CKI_1的压摆率、第3个输出时钟CKI_2的压摆率及第4个输出时钟CKI_3的压摆率为等差数列。所谓的压摆率即代表在单位时间内的电压变化率。

另外，在时间点t1之后，对于产生第2个相位时钟CKI_1的电路分支200_0～200_3而言，其会和产生第1个相位时钟CKI_0的电路分支200_0～200_3同样用4个第一电流源对电容C进行充电，以此类推，对于产生第4个相位时钟CKI_3的电路分支200_0～200_3而言，其会和产生第3个相位时钟CKI_2的电路分支200_0～200_3同样用4个第一电流源对电容C进行充电，使得这时候第1个输出时钟CKI_0的压摆率、第2个输出时钟CKI_1的压摆率、第3个输出时钟CKI_2的压摆率及第4个输出时钟CKI_3的压摆率为同值数列。至于有关产生下降沿波形的细节将与前述内容类似，故在此不再多加赘述。

总而言之，在时间点t2到时间点t3之间，对于产生第2个相位时钟CKI_1的电路分支200_0～200_3而言，其会比产生第1个相位时钟CKI_0的电路分支200_0～200_3少用1个第二电流源对电容C进行放电，以此类推，对于产生第4个相位时钟CKI_3的电路分支200_0～200_3而言，其会比产生第3个相位时钟CKI_2的电路分支200_0～200_3少用1个第二电流源对电容C进行放电，使得这时候第1个输出时钟CKI_0的压摆率、第2个输出时钟CKI_1的压摆率、第3个输出时钟CKI_2的压摆率及第4个输出时钟CKI_3的压摆率为等差数列。

另外，在时间点t3之后，对于产生第2个相位时钟CKI_1的电路分支200_0～200_3而言，其会和产生第1个相位时钟CKI_0的电路分支200_0～200_3同样用4个第二电流源对电容C进行放电，以此类推，对于产生第4个相位时钟CKI_3的电路分支200_0～200_3而言，其会和产生第3个相位时钟CKI_2的电路分支200_0～200_3同样用4个第二电流源对电容C进行放电，使得这时候第1个输出时钟CKI_0的压摆率、第2个输出时钟CKI_1的压摆率、第3个输出时钟CKI_2的压摆率及第4个输出时钟CKI_3的压摆率为同值数列。相位内插装置10还可包括耦接相位内插器102的缓冲器电路103，以将第n个输出时钟CKI_n-1转换成对应的脉冲方波，如图4所示，但本发明不限制缓冲器电路103的具体实施方式。总而言之，通过数字控制器101对电路分支200_0～200_3的以上控制，相位内插器102就能够产生高线性度的4个相位时钟CKI_0～CKI_3。

更进一步，相位内插器102的每一电路分支还可包括串联于供电电压VDD与第一电流源之间的第一开关，以及串联于第二电流源与接地电压GND之间的第二开关。例如，图2的电路分支200_0还可包括串联于供电电压VDD与第一电流源202_0之间的第一开关201_0，以及串联于第二电流源203_0与接地电压GND之间的第二开关204_0，以此类推，电路分支200_K-1还可包括串联于供电电压VDD与第一电流源202_K-1之间的第一开关201_K-1，以及串联于第二电流源203_K-1与接地电压GND之间的第二开关204_K-1，但本发明不以此为限制。

由此可见，数字控制器101产生至少一个控制信号CS控制电路分支200_0～200_K-1，且该至少一个控制信号CS可包括用于控制每一第一开关的第一控制信号以及用于控制每一第二开关的第二控制信号。例如，图2的该至少一个控制信号CS可包括K位的第一控制信号SW_P[K-1:0]以及K位的第二控制信号SW_N[K-1:0]。第一控制信号的第1位SW_P[0]用来控制第一开关201_0，以此类推，第一控制信号的第K位SW_P[N-1]用来控制第一开关201_K-1，但本发明不以为限制。另外，第二控制信号的第1位SW_N[0]用来控制第二开关204_0，以此类推，第二控制信号的第K位SW_N[K-1]用来控制第二开关204_K-1，但本发明也不以为限制。

另一方面，数字控制器101可根据相位选择信号P_SEL来控制电路分支200_0～200_K-1产生这N个相位时钟CKI_0～CKI_N-1中的第n个相位时钟CKI_n-1。因此，相位内插装置10还可包括耦接数字控制器101的校正电路104。校正电路104用于判断第n个相位时钟CKI_n-1是否对于已知的参考数据而言有位置偏移，并产生相位选择信号P_SEL。也就是说，校正电路104可用于选定第n个相位时钟CKI_n-1作为相位内插装置10的输出时钟。

更详细地说，请一并参阅图5A到图5C，图5A到图5C是本发明实施例的校正电路判断第n个相位时钟是否对于已知的参考数据而言有位置偏移的示意图。如图5A所示，若仍以图4的4个相位时钟CKI_0～CKI_3为例，假设数字控制器101一开始根据相位选择信号P_SEL来控制电路分支200_0～200_K-1产生第2个相位时钟CKI_1的话，代表这时候的第n个相位时钟CKI_n-1为第2个相位时钟CKI_1。另外，校正电路104还可利用相位分别领先和落后第2个相位时钟CKI_1的第1个相位时钟CKI_0和第3个相位时钟CKI_2来做校正。

在本实施例中，相位领先第2个相位时钟CKI_1的第1个相位时钟CKI_0可简称为相位领先时钟CKI_pre，且相位落后第2个相位时钟CKI_1的第3个相位时钟CKI_2可简称为相位落后时钟CKI_post。应当理解的是，这三者都和参考数据RD具有相同周期，因此校正电路104可用这三者的上升沿对参考数据RD做取样，并且预期第2个相位时钟CKI_1的上升沿要对齐参考数据RD的变化沿。

如图5B所示，如果第2个相位时钟CKI_1的上升沿向右偏离参考数据RD的变化沿，相位领先时钟CKI_pre、第n个相位时钟CKI_n-1和相位落后时钟CKI_post取样到的结果就会是[0 1 1]或者[1 0 0]。根据该结果，校正电路104便可得知需要改选相位领先时钟CKI_pre作为相位内插装置10的输出时钟。因此，校正电路104会调整相位选择信号P_SEL，使得数字控制器101根据调整后的相位选择信号P_SEL来控制电路分支200_0～200_K-1产生第1个相位时钟CKI_0，即这时候的第n个相位时钟CKI_n-1将改为第1个相位时钟CKI_0，且这时候的相位落后时钟CKI_post将改为第2个相位时钟CKI_1。为了方便理解，图5B的最后结果是假设这时候的第1个相位时钟CKI_0的上升沿会对齐参考数据RD的变化沿，但本发明不以此为限制。

相对地，如图5C所示，如果第2个相位时钟CKI_1的上升沿向左偏离参考数据RD的变化沿，相位领先时钟CKI_pre、第n个相位时钟CKI_n-1和相位落后时钟CKI_post取样到的结果就会是[0 0 1]或者[1 1 0]。根据该结果，校正电路104便可得知需要改选相位落后时钟CKI_post作为相位内插装置10的输出时钟。因此，校正电路104会调整相位选择信号P_SEL，使得数字控制器101根据调整后的相位选择信号P_SEL来控制电路分支200_0～200_K-1产生第3个相位时钟CKI_2，即这时候的第n个相位时钟CKI_n-1将改为第3个相位时钟CKI_2，且这时候的相位领先时钟CKI_pre和相位落后时钟CKI_post将分别改为第2个相位时钟CKI_1和第4个相位时钟CKI_3。为了方便理解，图5C的最后结果是假设这时候的第3个相位时钟CKI_2的上升沿会对齐参考数据RD的变化沿，但本发明亦不以此为限制。

根据上述步骤，只要参考数据RD的值持续变化，校正电路104就可持续校正相位内插装置10的输出时钟。需说明的是，上述步骤也可以改用第n个相位时钟CKI_n-1的下降沿对参考数据RD做取样。至于有关其细节与前述内容类似，故在此不再多加赘述。另外，本发明还可分别利用N个相位内插器102来产生高线性度的N个相位时钟CKI_0～CKI_N-1。因此，请一并参阅图6和图7，图6是本发明实施例的多相位时钟产生装置的示意图，图7是本发明实施例的相位内插器用于图6的多相位时钟产生装置的示意图。

如图6所示，多相位时钟产生装置3包括N个时钟产生电路30_0～30_N-1，分别用于通过N个输出节点P_0～P_N-1产生内插于第一输入时钟CLK_A与第二输入时钟CLK_B间的N个相位时钟CKI_0～CKI_N-1。本实施例中，第n个时钟产生电路30_n-1用于通过第n个输出节点P_n-1产生第n个相位时钟CKI_n-1。举例来说，假设N仍为4的话，代表多相位时钟产生装置3将利用4个时钟产生电路30_0～30_3产生内插于第一输入时钟CLK_A与第二输入时钟CLK_B间的4个相位时钟CKI_0～CKI_3，且第1个时钟产生电路30_0用于通过第1个输出节点P_0产生第1个相位时钟CKI_0，以此类推，第4个时钟产生电路30_3用于通过第4个输出节点P_3产生第4个相位时钟CKI_3。

根据以上公开的内容，本领域技术人员可以理解图6中的N个时钟产生电路30_0～30_N-1就相当于会分别利用N个相位内插器102来产生N个相位时钟CKI_0～CKI_N-1。因此，第n个时钟产生电路30_n-1包括数字控制器301_n-1以及相位内插器302_n-1，但为了方便表示，图6仅绘制了第1个时钟产生电路30_0的数字控制器301_0以及相位内插器302_0。类似地，相位内插器302_n-1耦接数字控制器301_n-1，且包括多个电路分支400_0～400_K-1。相位内插器302_n-1的电路分支400_0～400_K-1耦接第n个输出节点P_n-1并受控于数字控制器301_n-1，以在第n个输出节点P_n-1上产生第n个相位时钟CKI_n-1。

如图7所示，相位内插器302_n-1的每一电路分支包括串联于供电电压VCC与接地电压GND间的第一电流源与第二电流源，且第n个输出节点P_n-1耦接于相位内插器302_n-1的第一电流源与第二电流源之间。例如，相位内插器302_n-1的电路分支400_0包括串联于供电电压VCC与接地电压GND间的第一电流源402_0与第二电流源403_0，且第n个输出节点P_n-1耦接于相位内插器302_n-1的第一电流源402_0与第二电流源403_0之间，以此类推，相位内插器302_n-1的电路分支400_K-1包括串联于供电电压VCC与接地电压GND间的第一电流源402_K-1与第二电流源403_K-1，且第n个输出节点P_n-1耦接于相位内插器302_n-1的第一电流源402_K-1与第二电流源403_K-1之间。另外，相位内插器302_n-1还包括耦接于第n个输出节点P_n-1与接地电压GND间的电容C_n-1。

由于数字控制器301_0以及相位内插器302_n-1的细节与前述内容类似，故在此不再多加赘述。总而言之，在第n个时钟产生电路30_n-1中，数字控制器301_n-1响应于第一输入时钟CLK_A的上升沿，控制相位内插器302_n-1的电路分支400_0～400_K-1利用(N-n+1)×M个第一电流源对电容C_n-1进行充电，并且响应于第二输入时钟CLK_B的上升沿，控制相位内插器302_n-1的电路分支400_0～400_K-1利用N×M个第一电流源对电容C_n-1进行充电。另外，在第n个时钟产生电路30_n-1中，数字控制器301_n-1还响应于第一输入时钟CLK_A的下降沿，控制相位内插器302_n-1的电路分支400_0～400_K-1利用(N-n+1)×M个第二电流源对电容C_n-1进行放电，并且响应于第二输入时钟CLK_B的下降沿，控制相位内插器302_n-1的电路分支400_0～400_K-1利用N×M个第二电流源对电容C_n-1进行放电。

类似地，第n个时钟产生电路30_n-1还可包括耦接相位内插器302_n-1的缓冲器电路303_n-1，以将第n个输出时钟CKI_n-1转换成对应的脉冲方波。总而言之，多相位时钟产生装置3可分别利用N个相位内插器302_n-1来产生高线性度的N个相位时钟CKI_0～CKI_N-1。另外，在第n个时钟产生电路30_n-1中，相位内插器302_n-1的每一电路分支还可包括串联于供电电压VDD与第一电流源之间的第一开关，以及串联于第二电流源与接地电压GND之间的第二开关。例如，相位内插器302_n-1的电路分支400_0还可包括串联于供电电压VDD与第一电流源402_0之间的第一开关401_0，以及串联于第二电流源403_0与接地电压GND之间的第二开关404_0，以此类推，相位内插器302_n-1的电路分支400_K-1还可包括串联于供电电压VDD与第一电流源402_K-1之间的第一开关401_K-1，以及串联于第二电流源403_K-1与接地电压GND之间的第二开关404_K-1，但本发明不以此为限制。

由此可见，在第n个时钟产生电路30_n-1中，数字控制器301_n-1产生至少一个控制信号CS控制相位内插器302_n-1的电路分支400_0～400_K-1，且该至少一个控制信号CS可包括用于控制每一第一开关的第一控制信号以及用于控制每一第二开关的第二控制信号。例如，图7的该至少一个控制信号CS可包括K位的第一控制信号SW_P[K-1:0]以及K位的第二控制信号SW_N[K-1:0]。

第一控制信号的第1位SW_P[0]用来控制第一开关401_0，以此类推，第一控制信号的第K位SW_P[K-1]用来控制第一开关401_K-1，但本发明不以为限制。另外，第二控制信号的第1位SW_N[0]用来控制第二开关404_0，以此类推，第二控制信号的第K位SW_N[K-1]用来控制第二开关404_K-1，但本发明也不以为限制。由于相关细节已如同前述内容，故在此不再多加赘述。

综上所述，本发明实施例提供一种相位内插装置及多相位时钟产生装置，可以通过数字控制器控制相位内插器的多个电路分支依序利用特定数量的第一电流源和特定数量的第二电流源对电容进行充电和放电，以产生高线性度的相位时钟。

以上所提供的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求范围，所以凡是运用本发明说明书及附图内容所做的等同技术变化，均包含在本发明的权利要求范围内。

附图标记说明：

10:相位内插装置

101,301_0:数字控制器

102,302_0,302_n-1:相位内插器

103,303_0:缓冲器电路

104:校正电路

CLK_A,CLK_B:输入时钟

P_SEL:相位选择信号

P,P_n-1:输出节点

200_0～200_K-1,400_0～400_K-1:电路分支

VCC:供电电压

GND:接地电压

201_0～201_K-1,401_0～401_K-1:第一开关

202_0～202_K-1,402_0～402_K-1:第一电流源

203_0～203_K-1,403_0～403_K-1:第二电流源

204_0～204_K-1,404_0～404_K-1:第二开关

C,C_n-1:电容

SW_P[0]～SW_P[K-1]:第一控制信号

SW_N[0]～SW_N[K-1]:第二控制信号

CKI_n-1,CKI_0～CKI_3,CKI_0～CKI_N-1:相位时钟

t0～t3:时间点

CS:控制信号

CKI_pre:相位领先时钟

CKI_post:相位落后时钟

RD:参考数据

3:多相位时钟产生装置

30_0～30_N-1:时钟产生电路