低压CMOS器件及其制备方法

技术领域

本申请涉及半导体制造技术领域，具体涉及一种低压CMOS器件及其制备方法。

背景技术

低压CMOS器件由于其极短的栅极长度，因此具有很大的电流导通能力，常用作各种逻辑运算的门电路的核心器件。

但是，由于低压CMOS器件的栅极长度极短，为了抑制低压CMOS器件的短沟道效应，通常会引入Halo/Pocket(晕环/口袋)注入技术，由于是选择性注入，该Halo/Pocket注入技术会需要额外增加2张掩模版和2次光刻工艺，掩模版的复杂度和数量增加的同时，也使得掩模板的制作周期、制作成本、维护成本增高，这导致器件制造成本增加。

发明内容

本申请提供了一种低压CMOS器件及其制备方法，可以解决引入Halo/Pocket注入技术导致低压CMOS器件制造成本增加的问题。

一方面，本申请实施例提供了一种低压CMOS器件的制备方法，包括：

提供一衬底，所述衬底中形成有多个浅沟槽隔离结构；

形成第一光刻胶层，所述第一光刻胶层覆盖所述衬底表面；

利用共用光罩，将所述第一光刻胶层图案化，以得到第一图案化的光刻胶层；

以所述第一图案化的光刻胶层为掩膜，对所述衬底进行多次选择性离子注入，以在所述衬底中形成阱区；

去除所述第一图案化的光刻胶层；

形成栅极结构，所述栅极结构位于所述衬底上；

形成第二光刻胶层，所述第二光刻胶层覆盖所述栅极结构以及所述衬底表面；

利用所述共用光罩，将所述第二光刻胶层图案化，以得到第二图案化的光刻胶层；

以所述第二图案化的光刻胶层为掩膜，对所述衬底分别进行至少两次离子注入，以在衬底中分别得到LDD区和Halo区，其中，所述Halo区位于所述阱区中且位于相邻的所述浅沟槽隔离结构之间以及所述浅沟槽隔离结构和所述栅极结构之间，所述LDD区位于所述Halo区中且靠近所述衬底表面；

去除所述第二图案化的光刻胶层；

形成侧墙结构，所述侧墙结构位于所述栅极结构侧；以及，

形成第一重掺杂区和第二重掺杂区，其中，所述第一重掺杂区位于所述浅沟槽隔离结构和所述栅极结构之间的所述Halo区中且位于所述LDD区的底部，所述第二重掺杂区位于相邻的所述浅沟槽隔离结构之间的所述Halo区中且位于所述LDD区的底部。

可选的，在所述低压CMOS器件的制备方法中，所述第一图案化的光刻胶层的厚度大于1μm。

可选的，在所述低压CMOS器件的制备方法中，在以所述第一图案化的光刻胶层为掩膜，对所述衬底进行多次选择性离子注入，以在所述衬底中形成阱区的过程中，离子注入能量为10KeV～1000KeV，离子注入剂量为5E11/cm

可选的，在所述低压CMOS器件的制备方法中，所述第二图案化的光刻胶层的厚度小于0.3μm。

可选的，在所述低压CMOS器件的制备方法中，在以所述第二图案化的光刻胶层为掩膜，对所述衬底进行离子注入，以在衬底中形成LDD区的过程中，离子注入角度为0°，离子注入能量为1KeV～10KeV，离子注入剂量为2E13/cm

可选的，在所述低压CMOS器件的制备方法中，在以所述第二图案化的光刻胶层为掩膜，对所述衬底进行离子注入，以在衬底中形成Halo区的过程中，离子注入角度为大于15°且小于90°，离子注入能量为5KeV～25KeV，离子注入剂量为5E12/cm

可选的，在所述低压CMOS器件的制备方法中，延伸至所述栅极结构底部的所述Halo区在宽度上的尺寸为60nm～110nm。

可选的，在所述低压CMOS器件的制备方法中，所述侧墙结构包括：第一介质层和第二介质层，所述第一介质层覆盖所述栅极结构的侧表面，所述第二介质层覆盖所述第一介质层的侧表面。

可选的，在所述低压CMOS器件的制备方法中，在形成栅极结构之后，以及在形成第一重掺杂区和第二重掺杂区之前，所述低压CMOS器件的制备方法还包括：

形成保护层，所述保护层覆盖所述栅极结构的上表面和侧表面。

另一方面，本申请实施例还提供了一种低压CMOS器件，包括：

衬底，所述衬底中形成有多个浅沟槽隔离结构；

阱区，所述阱区位于对所述衬底中；

栅极结构，所述栅极结构位于所述衬底上；

LDD区和Halo区，所述Halo区位于所述阱区中且位于相邻的所述浅沟槽隔离结构之间以及所述浅沟槽隔离结构和所述栅极结构之间，所述LDD区位于所述Halo区中且靠近所述衬底表面；

侧墙结构，所述侧墙结构位于所述栅极结构侧；以及，

第一重掺杂区和第二重掺杂区，所述第一重掺杂区位于所述浅沟槽隔离结构和所述栅极结构之间的所述Halo区中且位于所述LDD区的底部，所述第二重掺杂区位于相邻的所述浅沟槽隔离结构之间的所述Halo区中且位于所述LDD区的底部；

其中，所述LDD区、所述Halo区和所述阱区均是利用一共用光罩，对所述衬底分别进行离子注入得到。

本申请技术方案，至少包括如下优点：

本申请提供一种低压CMOS器件及其制备方法，其中制备方法包括：提供一衬底；利用共用光罩获取第一图案化的光刻胶层；以第一图案化的光刻胶层为掩膜，进行选择性离子注入以形成阱区；形成栅极结构；利用所述共用光罩获取第二图案化的光刻胶层；以第二图案化的光刻胶层为掩膜，进行至少两次离子注入以分别得到LDD区和Halo区；形成侧墙结构；以及形成第一重掺杂区和第二重掺杂区。本申请通过利用相同的共用光罩分别在衬底中形成阱区、LDD区和Halo区，减少了光罩(掩模板)数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例的低压CMOS器件的制备方法的流程图；

图2-图11是本发明实施例的制备低压CMOS器件的各工艺步骤中的半导体结构示意图；

其中，附图标记说明如下：

101-衬底，102-阱区，103-LDD区，104-浅沟槽隔离结构，105-栅氧化层，106-多晶硅栅极，107-Halo区，109-第一介质层，110-第二介质层，501-第一光刻胶层，502-第一图案化的光刻胶层，503-第二光刻胶层，504-第二图案化的光刻胶层。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本申请实施例提供了一种低压CMOS器件的制备方法，参考图1，图1是本发明实施例的低压CMOS器件的制备方法的流程图，所述低压CMOS器件的制备方法包括：

步骤S1：提供一衬底，所述衬底中形成有多个浅沟槽隔离结构；

步骤S2：形成第一光刻胶层，所述第一光刻胶层覆盖所述衬底表面；

步骤S3：利用共用光罩，将所述第一光刻胶层图案化，以得到第一图案化的光刻胶层；

步骤S4：以所述第一图案化的光刻胶层为掩膜，对所述衬底进行多次选择性离子注入，以在所述衬底中形成阱区；

步骤S5：去除所述第一图案化的光刻胶层；

步骤S6：形成栅极结构，所述栅极结构位于所述衬底上；

步骤S7：形成第二光刻胶层，所述第二光刻胶层覆盖所述栅极结构以及所述衬底表面；

步骤S8：利用所述共用光罩，将所述第二光刻胶层图案化，以得到第二图案化的光刻胶层；

步骤S9：以所述第二图案化的光刻胶层为掩膜，对所述衬底分别进行至少两次离子注入，以在衬底中分别得到LDD区和Halo区，其中，所述Halo区位于所述阱区中且位于相邻的所述浅沟槽隔离结构之间以及所述浅沟槽隔离结构和所述栅极结构之间，所述LDD区位于所述Halo区中且靠近所述衬底表面；

步骤S10：去除所述第二图案化的光刻胶层；

步骤S11：形成侧墙结构，所述侧墙结构位于所述栅极结构侧；以及，

步骤S12：形成第一重掺杂区和第二重掺杂区，其中，所述第一重掺杂区位于所述浅沟槽隔离结构和所述栅极结构之间的所述Halo区中且位于所述LDD区的底部，所述第二重掺杂区位于相邻的所述浅沟槽隔离结构之间的所述Halo区中且位于所述LDD区的底部。

具体的，参考图2-图11，图2-图11是本发明实施例的制备低压CMOS器件的各工艺步骤中的半导体结构示意图。本实施例以低压NMOS器件区域为例，具体介绍本申请提供的所述低压CMOS器件的制备方法。

首先，如图2所示，图2是形成有多个浅沟槽隔离结构之后的半导体结构示意图，提供一衬底101，所述衬底101中形成有多个浅沟槽隔离结构104。

然后，如图3所示，图3是形成第一光刻胶层之后的半导体结构示意图，形成第一光刻胶层501，所述第一光刻胶层501覆盖所述衬底表面。具体的，所述第一光刻胶层501的厚度大于1μm。

接着，如图4所示，图4是形成第一图案化的光刻胶层之后的半导体结构示意图，利用共用光罩，将所述第一光刻胶层501图案化，以得到第一图案化的光刻胶层502。具体的，所述第一图案化的光刻胶层502的厚度大于1μm。

进一步的，如图5所示，图5是形成阱区之后的半导体结构示意图，以所述第一图案化的光刻胶层502为掩膜，对所述衬底101进行多次选择性离子注入，以在所述衬底101中形成阱区102。

其中，在以所述第一图案化的光刻胶层502为掩膜，对所述衬底101进行多次选择性离子注入，以在所述衬底101中形成阱区102的过程中，离子注入能量为10KeV～1000KeV，离子注入剂量为5E11/cm

在本实施例中，以第一图案化的光刻胶层502为掩膜，对所述衬底101进行四次P型离子(例如硼离子)注入以形成P型阱区102，四次离子注入能量可以分别为15KeV、60KeV、140KeV和220KeV，离子注入剂量可以分别为3E12/cm

接着，去除所述第一图案化的光刻胶层502。具体的，可以采用灰化工艺去除所述第一图案化的光刻胶层502。

进一步的，如图6所示，图6是形成栅极结构之后的半导体结构示意图，形成栅极结构，所述栅极结构位于所述衬底上。具体的，所述栅极结构包括：栅氧化层105和多晶硅栅极106，所述栅氧化层105位于所述衬底101上，所述多晶硅栅极106位于所述栅氧化层105上。

在一些实施例中，可以采用热氧化工艺形成所述栅氧化层105；可以采用CVD工艺形成所述多晶硅栅极106。

进一步的，在形成栅极结构之后，所述低压CMOS器件的制备方法还可以包括：形成保护层(未图示)，所述保护层覆盖所述栅极结构的上表面和侧表面，即，所述保护层主要是覆盖所述多晶硅栅极106的上表面和侧表面。

在本实施例中，所述保护层的材质可以是多晶硅氧化层，可以采用多晶硅热氧化工艺在所述多晶硅栅极106的上表面和侧壁(侧表面)形成所述保护层。

本申请通过在所述栅极结构的上表面和侧表面形成所述保护层，可以在后续的LDD区103、所述Halo区107注入工艺中保护所述栅极结构。

接着，如图7所示，图7是形成第二光刻胶层之后的半导体结构示意图，形成第二光刻胶层503，所述第二光刻胶层503覆盖所述栅极结构以及所述衬底101表面。其中，所述第二光刻胶层503的厚度小于0.3μm。

进一步的，如图8所示，图8是形成第二图案化的光刻胶层之后的半导体结构示意图，利用所述共用光罩，将所述第二光刻胶层503图案化，以得到第二图案化的光刻胶层504。

具体的，所述第二图案化的光刻胶层504的厚度小于0.3μm。

接着，如图9所示，图9是形成LDD区和Halo区之后的半导体结构示意图，以所述第二图案化的光刻胶层504为掩膜，对所述衬底101分别进行至少两次离子注入，以在衬底中分别得到LDD区103和Halo区107，其中，所述Halo区107位于所述阱区102中且位于相邻的所述浅沟槽隔离结构104之间以及所述浅沟槽隔离结构104和所述栅极结构之间，所述LDD区103位于所述Halo区107中且靠近所述衬底101表面。即，以所述第二图案化的光刻胶层504为掩膜，对所述衬底101分别进行至少一次离子注入，以在衬底中分别得到LDD区103，以及以所述第二图案化的光刻胶层504为掩膜，对所述衬底101分别进行至少一次离子注入，以在衬底中分别得到Halo区107。其中，形成LDD区和形成Halo区的离子注入工艺顺序可以对调。

具体的，在以所述第二图案化的光刻胶层504为掩膜，对所述衬底101进行离子注入，以在衬底101中形成LDD区103的过程中，离子注入角度为0°，离子注入能量为1KeV～10KeV，离子注入剂量为2E13/cm

在本实施例中，以所述第二图案化的光刻胶层504为掩膜，对所述衬底101进行n型离子(例如砷离子)注入以形成LDD区103，离子注入能量可以为8KeV，离子注入剂量可以为2E14/cm

进一步的，在以所述第二图案化的光刻胶层504为掩膜，对所述衬底101进行离子注入，以在衬底中形成Halo区107的过程中，离子注入角度为大于15°且小于90°，离子注入能量为5KeV～25KeV，离子注入剂量为5E12/cm

在本实施例中，以第二图案化的光刻胶层504为掩膜，对所述衬底101进行P型离子(例如硼离子)注入以形成Halo区107，离子注入角度可以为40°，离子注入能量可以为20KeV，离子注入剂量可以为2E13/cm

因所述第二图案化的光刻胶层504的厚度小于0.3μm，所以离子注入角度大于15°，使得Halo区107能够在横向上往所述栅极结构底部的衬底中延伸较长的尺寸。优选的，延伸至所述栅极结构底部的所述Halo区在宽度上的尺寸(横向尺寸)L为60nm～110nm。

在本申请中，通过利用相同的共用光罩在形成栅极结构之前以及之后，分别在衬101底中形成阱区102、LDD区103和Halo区107，减少了光罩(掩模板)数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。

接着，去除所述第二图案化的光刻胶层504。具体的，可以采用灰化工艺去除所述第二图案化的光刻胶层504。

进一步的，如图10所示，图10是形成侧墙结构之后的半导体结构示意图，形成侧墙结构，所述侧墙结构位于所述栅极结构侧。具体的，所述侧墙结构包括：第一介质层109和第二介质层110，所述第一介质层109覆盖所述栅极结构的侧表面，所述第二介质层110覆盖所述第一介质层109的侧表面。

在本实施例中，所述第一介质层109的材质为二氧化硅，所述第二介质层110的材质为氮化硅。

最后，如图11所示，图11是形成第一重掺杂区和第二重掺杂区之后的半导体结构示意图，形成第一重掺杂区111和第二重掺杂区112，其中，所述第一重掺杂区111位于所述浅沟槽隔离结构104和所述栅极结构之间的所述Halo区107中且位于所述LDD区103的底部，所述第二重掺杂区112位于相邻的所述浅沟槽隔离结构104之间的所述Halo区107中且位于所述LDD区103的底部。

其中，所述第一重掺杂区111中掺杂离子的导电类型与所述第二重掺杂区112中掺杂离子的导电类型不同。

在本实施例中，对所述衬底101进行N型离子注入以形成所述第一重掺杂区(N型重掺杂区)111，对所述衬底101进行P型离子注入以形成所述第二重掺杂区(P型重掺杂区)112。进一步的，在本实施例中，部分所述LDD区103存在于第二重掺杂区(P型重掺杂区)112中，但是所述LDD区103的浓度是远小于第二重掺杂区(P型重掺杂区)112的浓度，所以第二重掺杂区(P型重掺杂区)112区域的净掺杂浓度仍为P型。

基于同一发明构思，本申请实施例还提供了一种低压CMOS器件，如图11所示，所述低压CMOS器件包括：

衬底101，所述衬底101中形成有多个浅沟槽隔离结构104；

阱区102，所述阱区102位于对所述衬底101中；

栅极结构，所述栅极结构位于所述衬底101上，具体的，所述栅极结构包括：栅氧化层105和多晶硅栅极106，所述栅氧化层105位于所述衬底101上，所述多晶硅栅极106位于所述栅氧化层105上；

LDD区103和Halo区107，所述Halo区103位于所述阱区102中且位于相邻的所述浅沟槽隔离结构104之间以及所述浅沟槽隔离结构104和所述栅极结构之间，所述LDD区103位于所述Halo区107中且靠近所述衬底101表面；

侧墙结构，所述侧墙结构位于所述栅极结构侧，具体的，所述侧墙结构包括：第一介质层109和第二介质层110，所述第一介质层109覆盖所述栅极结构的侧表面，所述第二介质层110覆盖所述第一介质层109的侧表面；以及，

第一重掺杂区111和第二重掺杂区112，所述第一重掺杂区111位于所述浅沟槽隔离结构104和所述栅极结构之间的所述Halo区107中且位于所述LDD区103的底部，所述第二重掺杂区112位于相邻的所述浅沟槽隔离结构104之间的所述Halo区107中且位于所述LDD区103的底部；

其中，所述LDD区103、所述Halo区107和所述阱区102均是利用一共用光罩，将光刻胶图案化，并以图案化的光刻胶为掩膜，对所述衬底分别进行离子注入得到。本申请通过利用相同的共用光罩分别在衬底中形成阱区、LDD区和Halo区，减少了光罩(掩模板)数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。