一种基于片上系统的1553B总线接口模块

技术领域

本发明涉及总线接口技术领域，尤其涉及一种基于片上系统的1553B总线接口模块。

背景技术

MIL-STD-1553B总线标准(简称1553B总线)，是一种半双工通信的串行数据总线，其在航空、航天等国防领域有着广泛的应用。1553B总线采用曼彻斯特Ⅱ型码，整个总线系统由BC(总线控制器)、RT(远程终端)和MT(总线监控器)三部分组成。

1553B总线接口是实现1553B通信系统的核心部分，传统的1553B总线接口方案是使用MCU+1553B总线协议芯片来实现的。专用的1553B总线协议芯片功能较为完善，可以实现BC、RT、MT三种工作模式的协议处理功能，并通过配置接口连接MCU，在MCU的控制下进行工作；但专用的1553B总线协议芯片售价十分昂贵，并且与主处理器相连的配置接口较为复杂，使用灵活性差，在很多使用场景有着较大的局限性。同时MCU和FPGA(现场可编程门阵列)之间需要大量连线，集成度低，会降低系统的可靠性。

发明内容

为解决上述问题，本发明提供一种基于片上系统的1553B总线接口模块，具有成本较低、集成度高、灵活性好、可二次开发的优势，且相比于传统的使用1553B专用协议芯片来实现1553B总线接口的方案适用范围更广。

为实现上述目的，本发明提供了一种基于片上系统的1553B总线接口模块，包括：

系统通信接口模块，用于与其他设备通信；

片上系统模块，用于实现1553B总线协议的功能；

模拟收发器模块，用于实现差分模拟信号和数字信号的相互转换；

1553B总线依次与模拟收发器模块、片上系统模块和系统通信接口模块相连。

优选的，片上系统模块包括：

主控芯片，用于实现1553B通信协议功能；

晶振，用于为主控芯片提供工作所需的时钟信号；

存储器，用于提供工作所需的存储空间；

晶振和存储器均与主控芯片相连。

优选的，主控芯片包括：

FPGA，用于替代专用的1553B总线协议芯片，实现曼彻斯特编解码以及BC、RT、MT三种模式下的协议处理功能，并处理1553B的协议字和协议规定的消息；

处理器，用于控制FPGA发起通信并接收FPGA产生的中断信号；

FPGA与处理器相连。

优选的，存储器包括用于作为系统内存的双倍速率同步动态随机存储器和用于固化程序的非易失性存储器。

优选的，双倍速率同步动态随机存储器为DDR3芯片；

非易失性存储器为FLASH芯片。

优选的，主控芯片为ZYNQ芯片；

ZYNQ芯片的PL部分使用Verilog硬件描述语言进行编程，用于实现专用的1553B总线协议芯片的功能；

ZYNQ芯片的PS部分使用C语言进行编程，其与PL部分通过AXI接口进行通信。

优选的，模拟收发器模块包括：

双通道1553B收发芯片，用于实现主控芯片的数字信号和总线上差分模拟信号之间的相互转换；

第一隔离变压器和第二隔离变压器，均用于隔离终端故障；

第一隔离变压器的一端和第二隔离变压器的一端均与1553B总线连接，第一隔离变压器的另一端和第二隔离变压器的另一端均与双通道1553B收发芯片相连。

优选的，系统通信接口模块包括485模块、以太网模块和USB模块。

本发明具有以下有益效果：

1、本发明的主要功能在一块主控芯片上即可实现，集成度更高并且价格显著低于专用的1553B协议芯片。

2、本发明设计了多种通信接口，包括且不限于485接口，以太网接口和USB接口，从而实现了既可以通过这些接口连接上位机，进行接口板的功能测试，也可以连接到其他通信设备，大大提高了系统的可拓展性。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为本发明的一种基于片上系统的1553B总线接口模块的结构示意图。

图2为本发明的实施例中的ZYNQ芯片PL端的逻辑框图。

图3为本发明的实施例中的ZYNQ芯片PS端程序流程图。

具体实施方式

以下将结合附图对本发明作进一步的描述，需要说明的是，本实施例以本技术方案为前提，给出了详细的实施方式和具体的操作过程，但本发明的保护范围并不限于本实施例。

图1为本发明的一种基于片上系统的1553B总线接口模块的结构示意图，如图1所示，本发明的结构包括：

系统通信接口模块，用于与其他设备通信；

片上系统模块，用于实现1553B总线协议的功能；

模拟收发器模块，用于实现差分模拟信号和数字信号的相互转换；

1553B总线依次与模拟收发器模块、片上系统模块和系统通信接口模块相连。

优选的，片上系统模块包括：

主控芯片，用于实现1553B通信协议功能；

晶振，用于为主控芯片提供工作所需的时钟信号；

存储器，用于提供工作所需的存储空间；

晶振和存储器均与主控芯片相连。

优选的，主控芯片包括：

FPGA，用于替代专用的1553B总线协议芯片，实现曼彻斯特编解码以及BC、RT、MT三种模式下的协议处理功能，并处理1553B的协议字和协议规定的消息；

处理器，用于控制FPGA发起通信并接收FPGA产生的中断信号；

FPGA与处理器相连，处理器通过芯片内部总线与FPGA部分进行数据交互，用于控制FPGA发起通信并接收FPGA产生的中断信号，能够处理多条消息组成的消息帧，同时能通过系统通信接口与外部进行通信。

优选的，存储器包括用于作为系统内存的双倍速率同步动态随机存储器和用于固化程序的非易失性存储器。

优选的，双倍速率同步动态随机存储器为DDR3芯片；非易失性存储器为FLASH芯片。

优选的，主控芯片为ZYNQ芯片；

ZYNQ芯片的PL部分使用Verilog硬件描述语言进行编程，用于实现专用的1553B总线协议芯片的功能；具体说：能够实现曼彻斯特编解码功能，将串行数据转换成并行数据或者与之相反；可作为BC，实现BC的协议处理功能，可以处理各种远程终端的响应并产生相应的中断到PS端；可作为RT，实现RT的协议处理功能，同时可以执行BC发来的方式命令；可作为MT，实现MT的协议处理功能，能够自动忽略不被关注的总线消息，需要记录的总线消息可以传输到PS端并通过USB接口保存；可以在PS的控制下确定具体的工作模式，并支持多个终端同时工作。

更具体的，图2为本发明的实施例中的ZYNQ芯片PL端的逻辑框图，下面结合图2对PL端的工作原理做进一步介绍：

PL部分包括：

总线协议处理模块，用于实现BC、RT、MT三种终端的协议处理功能，于PS端通过AXI互联IP进行连接，可以在PS的控制下确定具体的工作模式并进行相应的操作，同时可以产生中断信号到PS端；

曼彻斯特编码模块，用于实现曼彻斯特编码功能，可以将总线协议处理模块发来的并行协议字数据转换为串行输出的曼彻斯特编码序列并输出到收发芯片驱动模块，同时可以产生编码忙信号到总线协议处理模块；

曼彻斯特解码模块，用于实现曼彻斯特解码功能，可以检测收发芯片驱动模块输入的串行数据，一旦检测到有效的协议字同步头，则会对后续的数据信息进行采样解析，最终输出16位非归零解码数据到总线协议处理模块；

收发芯片驱动模块，用于驱动1553B收发芯片，消除收发芯片的波形偏斜；

RAM地址管理模块，用于连接总线协议处理模块与BRAM，其作用是根据总线协议处理模块的读写请求、所需协议字类型、远程终端子地址信息以及数据字个数来确定当前操作的地址空间范围，实现BRAM中数据与总线协议处理模块的正确交互；

时钟模块，可通过AXI互联IP从PS端获取输入时钟信号，经分频后输出给上述的总线协议处理模块、曼彻斯特编码模块、曼彻斯特解码模块、收发芯片驱动模块、RAM地址管理模块，为它们提供工作所需的时钟；

BRAM，PL端的块RAM，用于BC工作模式下存储待发送的命令字和接收到的数据字、状态字，RT工作模式下作为子地址空间的内存，MT工作模式下作为接收数据缓冲区；

AXI BRAM控制器，用于连接AXI互联IP和BRAM，实现PS与BRAM的直接交互；

AXI互联IP，用于连接PS与总线协议处理模块、时钟模块、AXI BRAM控制器。

ZYNQ芯片的PS部分使用C语言进行编程，其与PL部分通过AXI接口进行通信。其具有以下功能：1、通过AXI接口对PL进行配置和管理，控制PL发起通信或者处理PL的中断请求；2、具有连续消息处理功能，可以处理多条消息组成的消息帧；3、可以根据PL端的中断请求确认系统的工作状态，能够实现消息检错、自动重传、循环发送的功能；4、通过PS端的外设，驱动系统通信接口；5、可以通过系统通信接口与子系统进行通信，并利用软件编程的灵活性可以将1553B总线接口融入不同的应用场景。

更具体的，图3为本发明的实施例中的ZYNQ芯片PS端的程序流程图，下面结合图3对PS端的工作原理做进一步介绍：

其调用的外设主要包括串口、以太网、USB，其中串口用于与外部的485芯片一同实现485通信，工作时，首先，系统上电后要初始化PS端的外设；

初始化结束后，PS端进入等待外部指令的状态，此时可通过485接口或以太网接口接收上位机的指令，确定系统的工作模式并发送指令到PL端；

工作在BC模式时，PS端将需要发送的命令字通过AXI BRAM控制器写入到PL端的BRAM中，然后发送消息传输指令并进入等待中断状态，在等待中断状态时，若发生中断事件，则根据中断类型执行消息重传、切换通道、循环发送等操作，完成操作后，重新进入等待外部指令状态，若没有发生中断事件，则直接进入等待外部指令状态；

工作在RT模式时，PS端首先通过AXI BRAM控制器初始化BRAM，然后判断是否收到BC的方式命令，若接收到方式命令，则执行方式命令，结束后重新进入等待外部指令状态，若没有接收到方式命令，则直接进入等待外部指令状态；

工作在MT模式时，等待消息传输结束，然后通过AXI BRAM控制器读取PL端BRAM缓存的数据，将其通过USB保存后重新进入等待外部指令状态。

优选的，模拟收发器模块包括：

双通道1553B收发芯片，用于实现主控芯片的数字信号和总线上差分模拟信号之间的相互转换；通过双通道芯片实现1553B总线的双冗余结构，工作时只有一个通道处于激活状态，另一通道作为备份通道，可以在通信出错时切换通道；

第一隔离变压器和第二隔离变压器，均用于隔离终端故障；

第一隔离变压器的一端和第二隔离变压器的一端均与1553B总线连接，第一隔离变压器的另一端和第二隔离变压器的另一端均与双通道1553B收发芯片相连。

优选的，系统通信接口模块包括485模块、以太网模块和USB模块。

因此，本发明采用上述结构的基于片上系统的1553B总线接口模块，具有成本较低、集成度高、灵活性好、可二次开发的优势，且相比于传统的使用1553B专用协议芯片来实现1553B总线接口的方案适用范围更广。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。