半导体结构及其制备方法

技术领域

本公开涉及半导体集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容以及与存储电容电连接的晶体管。晶体管包括栅极、源区和漏区。晶体管的栅极用于与字线电连接。晶体管的源区用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏区用于构成存储节点接触区，以通过存储节点接触结构与存储电容电连接。

然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。在半导体工艺进入深亚微米阶段后，DRAM的尺寸越来越小。相应的，晶体管也逐渐从埋入式栅极结构发展至占用面积更小的环形栅结构(GAA，gate all around)。存储电容的结构也随之调整，从六边形最密堆积逐渐演变至四边形堆积。并且，存储电容的径向尺寸仍在变得更小，例如存储电容从杯状结构又调整为柱状结构。

然而，存储电容的径向尺寸在不断减小，但更高的深宽比容易增大刻蚀难度，对存储电容的高度有所限制。这样也就容易使得存储电容的表面积大大减小，导致存储电容的电容量较小，难以满足使用需求。

发明内容

基于此，本公开实施例提供了一种半导体结构及其制备方法，可以降低电容结构的制程难度，并且确保形成结构稳定且具有较大电容量的电容结构，从而提升半导体结构的电学性能及生产良率。

为了实现上述目的，一方面，本公开一些实施例提供了一种半导体结构。该半导体结构包括：基底和电容结构。基底上具有电容接触结构。电容结构与电容接触结构连接，电容结构包括在竖直于电容接触结构的方向上堆叠的多个电容单元。

在一些实施例中，电容单元包括：电容连接结构、第一电极、第二电极及高K介质层。电容连接结构位于电容接触结构的竖直上方，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，电容连接结构互连并与电容接触结构连接。第一电极位于电容连接结构的侧壁上，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，第一电极互连。高K介质层设置于第一电极的侧壁上，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，高K介质层互连。第二电极设置于高K介质层的侧壁上，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，第二电极互连。

在一些实施例中，半导体结构还包括：覆盖电容结构的顶层介质层，以及位于顶层介质层上方的共源电极层。其中，顶层介质层具有开口。共源电极层通过所述开口与第二电极连接。

在一些实施例中，多个电容接触结构在基底上呈阵列状分布；其中，在平行于基底的方向上任意相邻的两个电容单元中，第二电极互连。

在一些实施例中，在平行于基底的方向上的任意相邻两个电容单元中，第二电极的底部互连且形成凹槽。半导体结构还包括位于所述凹槽内的支撑结构。

在一些实施例中，支撑结构背离基底的上表面与第二电极背离基底的顶面平齐。

在一些实施例中，支撑结构包括：与相邻第二电极连接的辅助导电部。或者，支撑结构包括：辅助导电部以及位于辅助导电部上方的支撑部。辅助导电部与相邻的第二电极连接。

在一些实施例中，电容单元包括：第一电极、第二电极及高K介质层。其中，第一电极位于电容接触结构的竖直上方，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，第一电极互连并与电容接触结构连接。高K介质层设置于第一电极的侧壁上，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，高K介质层互连。第二电极设置于高K介质层的侧壁上，且在竖直于电容接触结构的方向上任意相邻的两个电容单元中，第二电极互连。

在一些实施例中，高K介质层与第一电极之间具有阻挡层。

在一些实施例中，顶层的电容单元中的高K介质层还覆盖第一电极背离基底的顶面，顶层的电容单元中的第二电极还覆盖高K介质层背离基底的顶面。半导体结构还包括：覆盖第二电极侧壁及第二电极背离基底顶面的共源电极层。

在一些实施例中，多个电容接触结构在基底上呈阵列状分布；其中，在平行于基底的方向上任意相邻的两个电容单元中，第二电极互连。

另一方面，本公开一些实施例提供了一种半导体结构的制备方法，包括如下步骤。

提供基底，基底上具有电容接触结构。

在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构。电容结构与电容接触结构连接。

在一些实施例中，所述在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构，包括如下步骤。

在电容接触结构的竖直上方形成底部电容单元，包括：在电容接触结构的竖直上方形成电容连接结构，并在电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极。

在底部电容单元的竖直上方逐层堆叠中间电容单元；其中，形成第N+1层中间电容单元，包括：在第N层电容连接结构的竖直上方形成第N+1层电容连接结构，并在第N+1层电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极；其中，N为正整数且2≤N+1≤M。

在中间电容单元的竖直上方堆叠顶部电容单元，包括：在第M层电容连接结构的竖直上方形成第M+1层电容连接结构，并在第M+1层电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极。

在一些实施例中，所述制备方法还包括如下步骤。

形成覆盖顶部电容单元的顶层介质材料层。

将顶层介质材料层图案化，形成顶层介质层。顶层介质层具有开口，顶部电容单元的第二电极暴露于所述开口内。

形成覆盖顶层介质层的共源电极层，共源电极层与第二电极连接。

在一些实施例中，所述在电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极，包括如下步骤。

在电容连接结构的侧壁上形成第一电极。

依次沉积高K介质材料层和第二电极材料层。

去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极。

在一些实施例中，在去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极之前，所述制备方法还包括如下步骤。

沉积覆盖第二电极材料层的辅助导电材料层。

去除部分辅助导电材料层，在平行于基底的方向上的任意相邻两个电容单元之间形成辅助导电部。

在一些实施例中，在去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极之前，所述制备方法还包括如下步骤。

沉积覆盖第二电极材料层及辅助导电部的支撑材料层。

去除部分支撑材料层，在平行于基底的方向上的任意相邻两个电容单元之间形成支撑部。支撑部位于辅助导电部的上方，并与辅助导电部共同构成支撑结构。

在一些实施例中，电容连接结构通过外延生长工艺形成。

在一些实施例中，所述在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构，包括如下步骤。

在电容接触结构的竖直上方形成底部电容单元，包括：在电容接触结构的竖直上方形成第一电极，并在第一电极的侧壁上依次形成高K介质层和第二电极。

在底部电容单元的竖直上方逐层堆叠中间电容单元；其中，形成第N+1层中间电容单元，包括：在第N层第一电极的竖直上方形成第N+1层第一电极，并在第N+1层第一电极的侧壁上依次形成高K介质层和第二电极；其中，N为正整数且2≤N+1≤M。

在中间电容单元的竖直上方堆叠顶部电容单元，包括：在第M层第一电极的竖直上方形成第M+1层第一电极，并至少在第M+1层第一电极的侧壁上依次形成高K介质层和第二电极。

可选的，在底部电容单元的竖直上方逐层堆叠中间电容单元的步骤中，在第一电极的侧壁上依次形成高K介质层和第二电极，包括：在形成第一电极的所得结构上，依次沉积高K介质材料层和第二电极材料层；去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极。

可选的，在中间电容单元的竖直上方堆叠顶部电容单元的步骤中，至少在第一电极的侧壁上依次形成高K介质层和第二电极，包括：在形成第一电极的所得结构上，依次沉积高K介质层和第二电极；其中，高K介质层至少覆盖第一电极的侧壁及第一电极背离基底的顶面，第二电极覆盖高K介质层的侧壁及高K介质层背离基底的顶面。

在一些实施例中，所述去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极之前，所述制备方法还包括如下步骤。

沉积覆盖第二电极材料层的辅助导电材料层。

去除部分辅助导电材料层，在平行于基底的方向上的任意相邻两个电容单元之间形成辅助导电部。

在一些实施例中，所述去除部分高K介质材料层和部分第二电极材料层，形成位于第一电极侧壁上的高K介质层和位于高K介质层侧壁上的第二电极之前，所述制备方法还包括如下步骤。

沉积覆盖第二电极材料层及辅助导电部的支撑材料层。

去除部分支撑材料层，在平行于基底的方向上的任意相邻两个电容单元之间形成支撑部。支撑部位于辅助导电部的上方，并与辅助导电部共同构成支撑结构。

在一些实施例中，在中间电容单元的竖直上方堆叠顶部电容单元之后，所述制备方法还包括：形成覆盖顶部电容单元中第二电极侧壁及第二电极背离基底顶面的共源电极层。

在一些实施例中，第一电极通过外延生长工艺形成。

在一些实施例中，形成高K介质层之前，所述制备方法还包括：形成覆盖第一电极的阻挡层。形成高K介质层，还包括：在阻挡层背离第一电极的表面形成高K介质层。

本公开实施例提供的半导体结构如上所述，可以在竖直于电容接触结构的方向上堆叠多个电容单元，以形成电容结构。这样可以在电容结构径向尺寸不断减小的情况下，降低每一层电容单元中涉及的深宽比，还可以避免进行高深宽比的刻蚀，从而消除因更高深宽比而导致刻蚀难度增大的问题。如此，不仅能够极大的降低了电容结构的制程难度，还可以有效增大电容结构的稳定性，以避免电容结构出现堆叠倒塌的情况。并且，本公开实施例中，通过外延生长且自对准的方式，在电容接触结构的竖直方向上进行电容单元的堆叠，还可以减少掩膜版的使用数量并有效避免出现堆叠偏差，以进一步降低电容结构的制程难度，

此外，本公开实施例通过对电容单元的多次堆叠，可以获得具有较高高度的电容结构，以确保形成具有较大电容面积的电容结构。从而能够在半导体结构尺寸一再微缩的基础上，确保形成结构稳定且具有较大电容量的电容结构。进而有效提升半导体结构的电学性能及生产良率。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的一种半导体结构的剖面示意图；

图2为一实施例中提供的另一种半导体结构的结构示意图；

图3为一实施例中提供的一种半导体结构的制备方法的流程示意图；

图4为图1所示半导体结构的制备方法的流程示意图；

图5～图22为图1所示半导体结构的制备方法中步骤所得结构的剖面示意图；

图23为图2所示半导体结构的制备方法的流程示意图；

图24～图34为图2所示半导体结构的制备方法中步骤所得结构的剖面示意图。

附图标记说明：

1-基底，11-位线，12-环绕式栅极晶体管，121-沟道柱，122-栅绝缘层，

123-栅极字线，隔离层，SNC-电容接触结构，G-凹槽，

C

2-电容单元，20-电容连接结构，21-第一电极，22-高K介质层，23-第二电极，

24-阻挡层，3-支撑结构，31-辅助导电部，32-支撑部，

4-顶层介质层，K-开口，5-共源电极层。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。

随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。在半导体工艺进入深亚微米阶段后，DRAM的尺寸越来越小。相应的，晶体管也逐渐从埋入式栅极结构发展至占用面积更小的环形栅结构(GAA，gate all around)。存储电容的结构也随之调整，从六边形最密堆积逐渐演变至四边形堆积。并且，存储电容的径向尺寸仍在变得更小，例如存储电容从杯状结构又调整为柱状结构。

然而，存储电容的径向尺寸在不断减小，但更高的深宽比容易增大刻蚀难度，对存储电容的高度有所限制。这样也就容易使得存储电容的表面积大大减小，导致存储电容的电容量较小，难以满足使用需求。

在一些实施例中，可以通过增大存储电容中介质层的K值来弥补电容量上的不足。但是，具有更高K值的介质材料往往具有更窄的带隙，也容易出现更大的漏电，使得寻找恰当的电容介质材料也成为了一个难题。

基于此，本公开一些实施例提供了一种半导体结构，可以通过外延生长且自对准的方式，在电容接触结构的竖直方向进行电容单元的堆叠，以获得具有较高高度的电容结构。从而确保形成结构稳定且具有较大电容量的电容，以有效提升半导体结构的电学性能及生产良率。

请参阅图1和图2，本公开一些实施例提供了一种半导体结构。该半导体结构包括：基底1和电容结构C

在一些实施例中，基底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。基底1可以为单层结构，也可以为多层结构。例如，基底1可以是诸如硅(Si)基底、硅锗(SiGe)基底、硅锗碳(SiGeC)基底、碳化硅(SiC)基底、砷化镓(GaAs)基底、砷化铟(InAs)基底、磷化铟(InP)基底或其它的III/V半导体基底或II/VI半导体基底。或者，还例如，基底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状基底。

可选地，基底1为硅基底或硅基基底。如图1或图2中所示，基底1内可以设置埋置位线11以及与埋置位线11相连的环绕式栅极晶体管(Gate All Around transistor，简称GAAtransistor)12。其中，多个埋置位线11可以在基底1内平行间隔设置，且使埋置位线11沿第一方向延伸。一个埋置位线11可以对应连接沿第一方向排布的多个环绕式栅极晶体管12。环绕式栅极晶体管12位于埋置位线11的上方，环绕式栅极晶体管12包括：沟道柱121、栅绝缘层122及栅极字线123。沟道柱121包括：沿垂直于基底1方向设置的导电沟道以及分别位于导电沟道两端的源极和漏极。其中，沟道柱121可以通过刻蚀基底1而形成，源极和漏极可以通过对沟道柱121的对应区域进行离子掺杂而形成。漏极与埋置位线11相连接。源极位于导电沟道背离位线的一端。源极可以直接作为电容接触结构SNC，或者源极可以通过电容接触结构SNC与电容单元2相连接(即可以在源极表面形成导电结构，以将该导电结构作为电容接触结构)。栅绝缘层122环绕设置于沟道柱121的侧壁上。栅极字线123位于栅绝缘层122背离导电沟道的表面，并沿第二方向延伸。第二方向与第一方向相交，例如正交。

上述环绕式栅极晶体管，也即垂直型环绕式栅极晶体管，可以在垂直方向上具有更多的集成自由度，有效减少晶体管所占平面的面积，以增加晶体管的集成密度。并且，更易于实现上方多层电容单元的垂直堆叠，以有效提升半导体结构的存储集成密度。

本公开实施例中，电容结构C

在一些实施例中，请参阅图1，按照电容单元2堆叠位置的不同，电容单元2可以对应划分为底部电容单元C

示例地，电容连接结构20位于电容接触结构SNC的竖直上方，且在竖直于电容接触结构SNC的方向上(例如Z方向)任意相邻的两个电容单元2中，电容连接结构20互连并与电容接触结构SNC连接。也即，底部电容单元C

可选地，电容连接结构20采用外延生长工艺形成。电容连接结构20可以为锗硅(SiGe)或其他可沿着(100)晶面单向生长的导电材料构成的导电结构。电容连接结构20位于电容接触结构SNC的竖直上方，电容连接结构20可以基于电容接触结构SNC自对准形成。也即：电容连接结构20在基底1上的正投影可以与电容接触结构SNC在基底1上的正投影重叠。电容连接结构20例如为导电柱，且电容连接结构20在基底1上的正投影形状可以为圆形、椭圆形或多边形等，本公开实施例对此不作限定。

示例地，第一电极21位于电容连接结构20的侧壁上，且在竖直于电容接触结构SNC的方向上(例如Z方向)任意相邻的两个电容单元2中，第一电极21互连。高K介质层22设置于第一电极21的侧壁上，且在竖直于电容接触结构SNC的方向上(例如Z方向)任意相邻的两个电容单元2中，高K介质层21互连。第二电极23设置于高K介质层22的侧壁上，且在竖直于电容接触结构SNC的方向上任意相邻的两个电容单元2中，第二电极23互连。

在一些实施例中，请继续参阅图1，半导体结构还包括：覆盖电容结构C

此处，顶层介质层4采用绝缘材料形成，例如为氧化硅层、氮化硅层或氮氧化硅层中的至少一层。顶层介质层4具有开口K，顶部电容单元C

值得一提的是，请继续参阅图1，在一些实施例中，多个电容接触结构SNC在基底1上呈阵列状分布。其中，在平行于基底1的方向上(例如X方向上)任意相邻的两个电容单元2中，第二电极23互连。也即，在平行于基底1的方向上(例如X方向上)位于同一层的多个电容单元2中，第二电极23可以互连为一个电极。

请继续参阅图1，在一些实施例中，在平行于基底1的方向上(例如X方向上)的任意相邻两个电容单元2中，第二电极2的底部互连且形成凹槽G。半导体结构还包括位于所述凹槽G内的支撑结构3。支撑结构3位于凹槽G内，可以对形成在竖直于电容接触结构SNC的方向上(例如Z方向)的电容单元2进行支撑，以增强电容单元2的结构稳定性，有利于实现更多层电容单元2的堆叠，以获得具有更大电容量的电容结构C

可选地，支撑结构3背离基底1的上表面与第二电极23背离基底1的顶面平齐。也即，支撑结构3可以填平该凹槽G，以确保位于同层且相邻的电容单元2之间可以被支撑结构3有效支撑，并形成平整表面，以利于继续堆叠电容单元2。

可以理解，支撑结构3的形状及形成材料，可以匹配电容单元2的堆叠位置及凹槽G的结构进行设计。

示例地，在图1所示的顶部电容单元C

示例地，在图1所示的底部电容单元C

此外，在图1所示的底部电容单元C

在另一些实施例中，请参阅图2，按照电容单元2堆叠位置的不同，电容单元2可以对应划分为底部电容单元C

示例地，如图2所示，电容单元2包括：第一电极21、高K介质层22及第二电极23。其中，第一电极21位于电容接触结构SNC的竖直上方，且在竖直于电容接触结构SNC的方向上(例如Z方向)任意相邻的两个电容单元2中，第一电极21互连并与电容接触结构SNC连接。也即，底部电容单元C

可选地，第一电极21采用外延生长工艺形成。第一电极21可以为锗硅(SiGe)或其他可沿着(100)晶面单向生长的导电材料构成的导电结构。第一电极21位于电容接触结构SNC的竖直上方，第一电极21可以基于电容接触结构SNC自对准形成。也即：第一电极21在基底1上的正投影可以与电容接触结构SNC在基底1上的正投影重叠。第一电极21例如为导电柱，且第一电极21在基底1上的正投影形状可以为圆形、椭圆形或多边形等，本公开实施例对此不作限定。

示例地，高K介质层22设置于第一电极21的侧壁上，且在竖直于电容接触结构SNCC的方向上(例如Z方向)任意相邻的两个电容单元2中，高K介质层22互连。第二电极23设置于高K介质层22的侧壁上，且在竖直于电容接触结构SNC的方向上(例如Z方向)任意相邻的两个电容单元2中，第二电极23互连。

在一些实施例中，请继续参阅图2，第一电极21与高K介质层22之间还设置有阻挡层24。阻挡层24例如为氮化钛层、钛层、钽层或氮化钽层等。阻挡层24可以阻挡第一电极21与高K介质层22之间发生分子扩散，以确保第一电极21的电学性能稳定。例如，第一电极21可以为锗硅(SiGe)或其他可沿着(100)晶面单向生长的导电材料构成的导电结构，高K介质层22为介电常数较高的氧化物层，阻挡层24可以有效防止第一电极21因高K介质层22中氧离子扩散而被氧化。

此外，第二电极23可以采用导电性能优良的金属或金属化合物形成，例如采用氮化钛(TiN)通过原子层沉积工艺形成。高K介质层22可以根据实际需求选择设置，例如为氮化硅层。本公开实施例对此不作限定。

在一些实施例中，请继续参阅图2，顶层的电容单元2(即前述顶部电容单元C

值得一提的是，请继续参阅图2，在一些实施例中，多个电容接触结构SNC在基底1上呈阵列状分布。其中，在平行于基底1的方向上(例如X方向上)任意相邻的两个电容单元2中，第二电极23互连。也即，在平行于基底1的方向上(例如X方向上)位于同一层的多个电容单元2中，第二电极23可以互连为一个电极。

请继续参阅图2，在一些实施例中，在平行于基底1的方向上(例如X方向上)的任意相邻两个电容单元2中，第二电极2的底部互连且形成凹槽G。半导体结构还包括位于所述凹槽G内的支撑结构3。支撑结构3位于凹槽G内，可以对形成在竖直于电容接触结构SNC的方向上(例如Z方向)的电容单元2进行支撑，以增强电容单元2的结构稳定性，有利于实现更多层电容单元2的堆叠，以获得具有更大电容量的电容结构C

可选地，支撑结构3背离基底1的上表面与第二电极23背离基底1的顶面平齐。也即，支撑结构3可以填平该凹槽G，以确保位于同层且相邻的电容单元2之间可以被支撑结构3有效支撑，并形成平整表面，以利于继续堆叠电容单元2。

可以理解，支撑结构3的形状及形成材料，可以匹配电容单元2的堆叠位置及凹槽G的结构进行设计。

示例地，在图2所示的顶部电容单元C

示例地，在图2所示的底部电容单元C

此外，在图2所示的底部电容单元C

本公开实施例提供的半导体结构如上所述，可以在竖直于电容接触结构SNC的方向上(例如Z方向)堆叠多个电容单元2，以形成电容结构C

此外，本公开实施例通过对电容单元2的多次堆叠，可以获得具有较高高度的电容结构C

另一方面，本公开一些实施例提供了一种半导体结构的制备方法，用于制备上述一些实施例中的半导体结构。前述半导体结构所能具备的技术优势，该制备方法也均具备。此处不再赘述。请参阅图3，该制备方法包括如下步骤。

S100，提供基底，基底上具有电容接触结构。

S200，在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构。电容结构与电容接触结构连接。

可以理解，按照电容单元结构的不同，相应的制备方法也不同。以下分别针对图1和图2所示的两种半导体结构的制备方法进行了详细说明。

请参阅图4，在一些实施例中，该制备方法用于制备如图1所示的半导体结构。步骤S200中，在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构，包括如下步骤。

S210，在电容接触结构的竖直上方形成底部电容单元。

示例地，在电容接触结构的竖直上方形成电容连接结构，并在电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极。

S220，在底部电容单元的竖直上方逐层堆叠中间电容单元。

示例地，中间电容单元可以为一层或多层。以底部电容单元为第一层电容单元，则中间电容单元的层数可以为N+1层，其中，N为正整数且2≤N+1≤M。相应的，形成第N+1层中间电容单元，包括：在第N层电容连接结构的竖直上方形成第N+1层电容连接结构，并在第N+1层电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极。也即，中间电容单元的堆叠可以从第二层开始并至第M层停止。

本公开实施例中，可以重复外延生长电容连接结构，以自对准的方式堆叠电容单元，并增加电容结构的高度，其堆叠次数不限，根据需求选择即可。

S230，在中间电容单元的竖直上方堆叠顶部电容单元。

示例地，在第M层电容连接结构的竖直上方形成第M+1层电容连接结构，并在第M+1层电容连接结构的侧壁上依次形成第一电极、高K介质层和第二电极。

在一些实施例中，请继续参阅图4，所述制备方法还包括如下步骤。

S300，形成覆盖顶部电容单元的顶层介质材料层。

S400，将顶层介质材料层图案化，形成顶层介质层。顶层介质层具有开口，顶部电容单元的第二电极暴露于所述开口内。

S500，形成覆盖顶层介质层的共源电极层，共源电极层与第二电极连接。

为了更清楚的说明上述制备方法，以下一些实施例请结合图4及图5～图22理解。

在步骤S100中，请参阅图5，提供基底1，基底1上具有电容接触结构SNC。

此处，基底1及电容接触结构SNC的设置方式可参见前述一些实施例中的相关记载。

可以理解，在基底1上形成电容接触结构SNC之后，通常会对基底1的表面进行抛光处理，例如进行化学机械研磨，以使基底1表面具有较好的表面质量，从而利于后续在基底1上外延生长电容连接结构20或第一电极21。

在步骤S210中，请参阅图6～图10，在电容接触结构SNC的竖直上方形成底部电容单元C

S210A，请参阅图6，在电容接触结构SNC的竖直上方形成电容连接结构20。

示例地，电容连接结构20通过外延生长工艺形成。也即，可以在电容接触结构SNC的表面外延生长电容连接结构20，以实现电容连接结构20与电容接触结构SNC的自对准。

S210B，请参阅图7，在电容连接结构20的侧壁上形成第一电极21。

S210C，请参阅图8，依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括支撑结构3的示例中，请参阅图8，S210C还包括：沉积覆盖第二电极材料层230的辅助导电材料层310。相应的，请参阅图9，前述制备方法还包括：去除部分辅助导电材料层310，在平行于基底1的方向上的任意相邻两个电容单元2之间形成辅助导电部31。

在支撑结构3还包括支撑部32的一些示例中，请参阅图9，前述制备方法还包括：沉积覆盖第二电极材料层230及辅助导电部31的支撑材料层320。相应的，请参阅图10，前述制备方法还包括：去除部分支撑材料层320，在平行于基底1的方向上的任意相邻两个电容单元2之间形成支撑部32。支撑部32位于辅助导电部31的上方，并与辅助导电部31共同构成支撑结构3。

此处，可以理解，按照支撑结构3的不同，支撑结构3的制备方法可以进行适应性调整。

S210D，请继续参阅图10，去除部分高K介质材料层220和部分第二电极材料层230，形成位于第一电极21侧壁上的高K介质层22和位于高K介质层22侧壁上的第二电极23。从而完成底部电容单元C

在步骤S220中，请参阅图11～图15，在底部电容单元C

S220A，请参阅图11，在底部电容单元C

示例地，电容连接结构20通过外延生长工艺形成。也即，可以在下层电容连接结构20的表面外延生长上层电容连接结构20，以实现上下两层电容连接结构20的自对准。

可以理解，在形成电容连接结构20之后，任一层中间电容单元C

S220B，请参阅图12，在电容连接结构20的侧壁上形成第一电极21。

S220C，请参阅图13，依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括支撑结构3的示例中，请继续参阅图13，S220C还包括：沉积覆盖第二电极材料层230的辅助导电材料层310。相应的，请参阅图14，前述制备方法还包括：去除部分辅助导电材料层310，在平行于基底1的方向上的任意相邻两个电容单元2之间形成辅助导电部31。

在支撑结构3还包括支撑部32的一些示例中，请参阅图14，前述制备方法还包括：沉积覆盖第二电极材料层230及辅助导电部31的支撑材料层320。相应的，请参阅图15，前述制备方法还包括：去除部分支撑材料层320，在平行于基底1的方向上的任意相邻两个电容单元2之间形成支撑部32。支撑部32位于辅助导电部31的上方，并与辅助导电部31共同构成支撑结构3。

此处，可以理解，按照支撑结构3的不同，支撑结构3的制备方法可以进行适应性调整。

S220D，请继续参阅图15，去除部分高K介质材料层220和部分第二电极材料层230，形成位于第一电极21侧壁上的高K介质层22和位于高K介质层22侧壁上的第二电极23。从而完成中间电容单元C

在步骤S230中，请参阅图16～图19，在中间电容单元C

S230A，请参阅图16，在中间电容单元C

示例地，电容连接结构20通过外延生长工艺形成。也即，可以在下层电容连接结构20的表面外延生长上层电容连接结构20，以实现顶部电容单元C

S230B，请参阅图17，在电容连接结构20的侧壁上形成第一电极21。

S230C，请参阅图18，依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括支撑结构3的示例中，请继续参阅图18，S230C还包括：沉积覆盖第二电极材料层230的辅助导电材料层310。相应的，请参阅图19，前述制备方法还包括：去除部分辅助导电材料层310，在平行于基底1的方向上的任意相邻两个电容单元2之间形成辅助导电部31。从而可以利用辅助导电部31构成支撑结构3。

此处，可以理解，按照支撑结构3的不同，支撑结构3的制备方法可以进行适应性调整。

S230D，请继续参阅图19，去除部分高K介质材料层220和部分第二电极材料层230，形成位于第一电极21侧壁上的高K介质层22和位于高K介质层22侧壁上的第二电极23。从而完成顶部电容单元C

在步骤S300中，请参阅图20，形成覆盖顶部电容单元C

在步骤S400中，请参阅图21，将顶层介质材料层40图案化，形成顶层介质层4。顶层介质层4具有开口K，顶部电容单元CT的第二电极23暴露于所述开口K内。

可选地，请继续参阅图21，辅助导电部31填充顶部电容单元C

在步骤S500中，请参阅图22，形成覆盖顶层介质层4的共源电极层5，共源电极层5与顶部电容单元C

可选地，请继续参阅图22，共源电极层5还与暴露于顶层介质层4的开口K内的辅助导电部31相连接。

请参阅图23，在一些实施例中，该制备方法用于制备如图2所示的半导体结构。步骤S200中，在竖直于电容接触结构的方向上堆叠多个电容单元，形成电容结构，包括如下步骤。

S210’，在电容接触结构的竖直上方形成底部电容单元。

示例地，在电容接触结构的竖直上方形成第一电极，并在第一电极的侧壁上依次形成高K介质层和第二电极。

S220’，在底部电容单元的竖直上方逐层堆叠中间电容单元。

示例地，中间电容单元可以为一层或多层。以底部电容单元为第一层电容单元，则中间电容单元的层数可以为N+1层，其中，N为正整数且2≤N+1≤M。相应的，形成第N+1层中间电容单元，包括：在第N层第一电极的竖直上方形成第N+1层第一电极，并在第N+1层第一电极的侧壁上依次形成高K介质层和第二电极。也即，中间电容单元的堆叠可以从第二层开始并至第M层停止。

S230’，在中间电容单元的竖直上方堆叠顶部电容单元。

示例地，在第M层第一电极的竖直上方形成第M+1层第一电极，并在第M+1层第一电极的侧壁上依次形成高K介质层和第二电极。

可选地，在第一电极的侧壁上依次形成高K介质层和第二电极之前，所述制备方法还包括：在第一电极的侧壁上形成阻挡层，然后沿远离第一电极的方向依次形成高K介质层和第二电极。

在一些实施例中，请继续参阅图23，所述制备方法还包括如下步骤。

S300’，形成覆盖顶部电容单元中第二电极侧壁及第二电极背离基底顶面的共源电极层。

为了更清楚的说明上述制备方法，以下一些实施例请结合图23～图34理解。

在步骤S210’中，请参阅图24～图27，在电容接触结构SNC的竖直上方形成底部电容单元C

S210’A，请参阅图24，在电容接触结构SNC的竖直上方形成第一电极21。

示例地，第一电极21通过外延生长工艺形成。也即，可以在电容接触结构SNC的表面外延生长第一电极21，以实现第一电极21与电容接触结构SNC的自对准堆叠。

S210’B，请参阅图25，在第一电极21的侧壁上依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括阻挡层24的示例中，请继续参阅图25，在第一电极21的侧壁上依次沉积高K介质材料层220和第二电极材料层230之前，所述制备方法还包括：在第一电极21的侧壁上沉积阻挡材料层240，然后沿远离第一电极21的方向在阻挡材料层240上依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括支撑结构3的示例中，请继续参阅图25，S210’B还包括：沉积覆盖第二电极材料层230的辅助导电材料层310。相应的，请参阅图26，前述制备方法还包括：去除部分辅助导电材料层310，在平行于基底1的方向上的任意相邻两个电容单元2之间形成辅助导电部31。

在支撑结构3还包括支撑部32的一些示例中，请继续参阅图26，前述制备方法还包括：沉积覆盖第二电极材料层230及辅助导电部31的支撑材料层320。相应的，请参阅图27，前述制备方法还包括：去除部分支撑材料层320，在平行于基底1的方向上的任意相邻两个电容单元2之间形成支撑部32。支撑部32位于辅助导电部31的上方，并与辅助导电部31共同构成支撑结构3。

此处，可以理解，按照支撑结构3的不同，支撑结构3的制备方法可以进行适应性调整。

S210’C，请继续参阅图27，去除部分高K介质材料层220和部分第二电极材料层230，形成位于第一电极21侧壁上的高K介质层22和位于高K介质层22侧壁上的第二电极23。

可选地，请继续参阅图27，在沉积有阻挡材料层240的实施例中，去除部分阻挡材料层240，形成位于第一电极21侧壁上的阻挡层24。

从而完成底部电容单元C

在步骤S220’中，请参阅图28～图31，在底部电容单元C

S220’A，请参阅图28，在底部电容单元C

示例地，第一电极21通过外延生长工艺形成。也即，可以在下层第一电极21的表面外延生长上层第一电极21，以实现上下两层第一电极21的自对准堆叠。

可以理解，在形成第一电极21之后，任一层中间电容单元C

S220’B，请参阅图29，在第一电极21的侧壁上依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括阻挡层24的示例中，请继续参阅图29，在第一电极21的侧壁上依次沉积高K介质材料层220和第二电极材料层230之前，所述制备方法还包括：在第一电极21的侧壁上沉积阻挡材料层240，然后沿远离第一电极21的方向在阻挡材料层240上依次沉积高K介质材料层220和第二电极材料层230。

可选地，在半导体结构还包括支撑结构3的示例中，请继续参阅图29，S220’B还包括：沉积覆盖第二电极材料层230的辅助导电材料层310。相应的，请参阅图30，前述制备方法还包括：去除部分辅助导电材料层310，在平行于基底1的方向上的任意相邻两个电容单元2之间形成辅助导电部31。

在支撑结构3还包括支撑部32的一些示例中，请继续参阅图30，前述制备方法还包括：沉积覆盖第二电极材料层230及辅助导电部31的支撑材料层320。相应的，请参阅图31，前述制备方法还包括：去除部分支撑材料层320，在平行于基底1的方向上的任意相邻两个电容单元2之间形成支撑部32。支撑部32位于辅助导电部31的上方，并与辅助导电部31共同构成支撑结构3。

此处，可以理解，按照支撑结构3的不同，支撑结构3的制备方法可以进行适应性调整。

S220’C，请继续参阅图31，去除部分高K介质材料层220和部分第二电极材料层230，形成位于第一电极21侧壁上的高K介质层22和位于高K介质层22侧壁上的第二电极23。

可选地，请继续参阅图31，在沉积有阻挡材料层240的实施例中，去除部分阻挡材料层240，形成位于第一电极21侧壁上的阻挡层24。

从而完成中间电容单元C

在步骤S230中，请参阅图32和图33，在中间电容单元C

S230’A，请参阅图32，在中间电容单元C

示例地，第一电极21通过外延生长工艺形成。也即，可以在下层第一电极21的表面外延生长上层第一电极21，以实现顶部电容单元C

S230’B，请参阅图33，在形成第一电极21的所得结构上依次沉积高K介质层22和第二电极层23。其中，高K介质层22至少位于第一电极21的侧壁上及第一电极21背离基底1的顶面一侧，第二电极23覆盖高K介质层的侧壁及高K介质层背离基底的顶面。

可选地，在半导体结构还包括阻挡层24的示例中，请继续参阅图33，在形成第一电极21的所得结构上依次沉积高K介质层22和第二电极层23之前，所述制备方法还包括：在形成第一电极21的所得结构上沉积阻挡层24，然后沿远离第一电极21的方向在阻挡层24上依次沉积高K介质层22和第二电极层23。

从而完成顶部电容单元C

在步骤S300’中，请参阅图34，形成覆盖顶部电容单元C

共源电极层5覆盖第二电极23，可以实现在平行于基底1的方向上多个电容单元2中第二电极23的互连，并向各第二电极23提供电信号。共源电极层5可以采用导电性能优良的金属或金属化合物沉积形成，例如采用锗硅(SiGe)沉积形成。并且，共源电极层5覆盖第二电极23，可以填充顶部电容单元C

本公开实施例提供的半导体制备方法用于制备上述一些实施例中的半导体结构。上述半导体结构所具有的技术优势，该制备方法也均具备，此处不再详述。

此外，本公开实施例中提及的沉积工艺包括但不限于物理气相沉积(PhysicalVapor Deposition，简称PVD)、化学气相沉积(Chemical Vapor Deposition，简称CVD)或原子层沉积(Atomic Layer Deposition，简称ALD)。

应该理解的是，本公开实施例中部分步骤的执行并没有严格的顺序限制，这些步骤可以同时执行或以其它的顺序执行。而且，本公开实施例中，所述制备方法各步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。