封装结构及封装方法

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种封装结构及封装方法。

背景技术

芯片封装是电子芯片制造中的一个重要领域，它涉及将电子器件(如集成电路、晶体管、传感器等)封装在封装材料中，封装技术的主要目标和功能包括：第一，保护元器件，以防止物理损伤、干燥、湿气和其他环境因素对元器件的影响，延长元器件的使用寿命和可靠性。第二，电气连接，封装提供了连接电子元件与外部电路的方式，通常通过引脚、焊接或其他电连接方法来实现。第三，机械支持，确保PCB在安装和使用过程中保持正确的位置和结构。第四，散热，有助于将产生的热量传递到周围环境中，以防止散热过热。

为了提高封装结构中的半导体组件的容量，减小封装结构的面积，通常做法是将多个芯片堆叠放置在一起，以在有限的空间内提高性能、功效和功能。通常多个芯片通过DAF等胶膜叠加在一起，并通过引线将芯片单元与外部电路相连接。

堆叠芯片中，为了方便芯片与封装基板之间通过引线连接，多个芯片通常呈阶梯式堆叠设置，但这种形式的封装结构有待改进改进。

发明内容

本发明解决的问题是提供一种封装结构及封装方法，以提高封装结构的性能。

为解决上述问题，本发明提供了一种封装结构，包括：封装基板；多个芯片结构堆叠设置在所述封装基板上，所述芯片结构包括：芯片，所述芯片背离所述封装基板的一侧具有电连接端；电连接结构，贴附在所述电连接端和所述芯片侧壁上，用于将所述电连接端引接至所述芯片侧壁；引线，将所述封装基板和芯片侧壁的所述电连接结构连接。

可选的，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平。

可选的，所述电连接结构包括：第一连接部，位于所述芯片背离所述封装基板的一侧，且与所述电连接端连接；第二连接部，与所述第一连接部连接，且位于所述芯片侧壁。

可选的，所述电连接结构暴露的面积为1600um

可选的，所述第一连接部所在平面和第二连接部所在平面相垂直。

可选的，所述第一连接部和第二连接部相连处为连接线，沿垂直所述连接线方向，所述电连接结构的剖面呈L型。

可选的，所述封装结构还包括：导电胶，位于所述第一连接部和所述电连接端之间，用于将所述电连接结构和电连接端连接。

可选的，所述导电胶的材料包括：导电颗粒或导电填料，所述导电颗粒或导电填料包括银导电胶、铜导电胶、铜氧化物导电胶或碳纳米管导电胶；基胶或粘合剂，所述基胶或粘合剂包括环氧树脂、丙烯酸酯或硅基材料。

可选的，不同所述芯片结构中的所述电连接端位于堆叠设置的多个所述芯片结构的同一侧；所述电连接结构和引线位于堆叠设置的多个所述芯片结构的同一侧。

可选的，所述电连接结构的材料包括：金、银和铜中的一种或多种。

可选的，所述电连接结构的厚度小于80um。

可选的，所述芯片结构形成有所述电连接端的面为芯片结构正面，芯片结构中与芯片结构正面相背的面为芯片结构背面；所述芯片结构还包括：胶膜，位于所述芯片结构背面；所述芯片结构通过所述胶膜贴附在所述封装基板上，或者贴附在其他芯片结构的所述芯片结构正面。

相应地，本发明实施例还提供了一种封装方法，包括：提供封装基板；在所述封装基板上进行多次的芯片结构形成步骤，且使多个芯片结构堆叠设置，所述芯片结构形成步骤包括：提供芯片，所述芯片背离所述封装基板的一侧具有电连接端；在所述电连接端和所述芯片侧壁贴附电连接结构，所述电连接结构用于将所述电连接端引接至所述芯片侧壁；形成多个芯片结构后，形成连接所述封装基板和芯片结构侧壁上的所述电连接结构的引线。

可选的，在所述封装基板上进行多次的芯片结构形成步骤中，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平。

可选的，所述电连接结构包括第一连接部和第二连接部；在所述电连接端上贴附电连接结构的步骤包括：将所述第一连接部贴附在芯片背离所述封装基板的一侧，且与所述电连接端连接；将所述第二连接部贴附在所述芯片侧壁。

可选的，在所述电连接端上贴附电连接结构的步骤中，所述第一连接部通过导电胶与所述电连接端连接。

可选的，所述导电胶的材料包括：导电颗粒或导电填料，所述导电颗粒或导电填料包括银导电胶、铜导电胶、铜氧化物导电胶或碳纳米管导电胶；基胶或粘合剂，所述基胶或粘合剂包括环氧树脂、丙烯酸酯或硅基材料。

可选的，在所述封装基板上进行多次的芯片结构形成步骤的步骤中，不同所述芯片结构中的所述电连接端位于堆叠设置的多个所述芯片结构的同一侧，所述电连接结构位于堆叠设置的多个所述芯片结构的同一侧；形成引线的步骤中，所述引线位于堆叠设置的多个所述芯片结构的同一侧。

可选的，提供芯片的步骤中，所述芯片背离所述电连接端的一侧形成有胶膜；在所述封装基板上进行多次的芯片结构形成步骤中，最靠近所述封装基板的芯片结构通过所述胶膜贴附在所述封装基板上；在所述封装基板上进行多次的芯片结构形成步骤中，远离所述封装基板的芯片结构通过胶膜贴附在靠近所述封装基板的芯片结构上。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例提供的所述封装结构中的多个芯片结构堆叠设置在封装基板上，芯片结构中的芯片背离所述封装基板的一侧具有电连接端，电连接结构贴附在所述电连接端和所述芯片侧壁上，用于将所述电连接端引接至所述芯片侧壁，所述电连接结构与电连接端相比具有更大的面积，且电连接结构位于所述芯片侧壁的部分增加了散热途径，因此封装结构具有良好散热能力。

可选方案中，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平。本发明实施例中的引线与芯片侧壁的所述电连接结构连接，使得多个芯片结构在堆叠设置的情况下，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上能够处于相齐平的状态，缩小了封装结构在垂直于所述芯片侧壁方向的尺寸，引线与芯片结构侧壁上的电连接结构连接，引线不位于堆叠设置的芯片结构的顶部，引线采用这种结构也可以减小封装结构的高度。此外，与多个堆叠的芯片结构侧壁不齐平时，芯片结构的电连接端下方没有支撑，且电连接端的引线的键合方向垂直于芯片结构表面的情况相比，本发明实施例在形成引线的过程中，引线的作用力垂直于芯片侧壁方向，形成引线的过程中芯片结构不容易出现震颤，降低芯片结构受损的概率，有利于提高封装结构的可靠性。

本发明实施例提供的封装方法中，在所述封装基板上进行多次的芯片结构形成步骤，芯片结构中的芯片背离所述封装基板的一侧具有电连接端，电连接结构贴附在所述电连接端和所述芯片侧壁上，用于将所述电连接端引接至所述芯片侧壁，所述电连接结构与电连接端相比具有更大的面积，且电连接结构位于所述芯片侧壁的部分增加了散热途径，因此封装结构具有良好散热能力。

可选方案中，在所述封装基板上进行多次的芯片结构形成步骤中，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平。使得形成引线的过程中，引线能够与芯片侧壁上的电连接结构连接，有利于使多个芯片结构在堆叠设置的情况下，多个所述芯片结构的侧壁在垂直封装基板的方向上能够处于齐平状态，缩小了封装结构在垂直于所述芯片侧壁方向的尺寸，引线与芯片结构侧壁上的电连接结构连接，引线不形成在堆叠设置的芯片结构的顶部，采用这种打线方式也可以减小封装结构的高度。此外，与多个堆叠的芯片结构侧壁不齐平时，芯片结构的电连接端下方没有支撑，且电连接端的引线的键合方向垂直于芯片结构表面的情况相比，本发明实施例在形成引线的过程中，引线的作用力垂直于芯片侧壁方向，形成引线的过程中芯片结构不容易出现震颤，降低芯片结构受损的概率，有利于提高封装结构的可靠性。

附图说明

图1至图3示出了封装方法一实施例中各步骤的结构示意图；

图4示出了本发明实施例中封装结构的结构示意图；

图5示出了本发明实施例中封装结构散热状态的结构示意图；

图6示出了本发明实施例中芯片结构的结构示意图；

图7示出了图6中A向的视图；

图8示出了图6中B向的视图；

图9示出了本发明实施例中电连接结构的结构示意图；

图10示出了本发明实施例中芯片结构的电连接端位于堆叠设置的多个芯片结构同一侧的结构示意图；

图11至图16示出了本发明封装方法一实施例中各步骤所形成的中间结构示意图。

具体实施方式

由背景技术可知，封装结构中，为了方便芯片与封装基板之间通过引线连接，堆叠设置的芯片通常呈阶梯式设置，但这种形式的封装方法需要进一步改进，现结合图1至图3进行说明。

如图1所示，封装结构10中的多个芯片1是呈阶梯式堆叠设置，以垂直于芯片1的侧壁方向为横向，多个芯片1所占横向尺寸为d1，单个芯片1的横向尺寸为d2，d1＞d2，也就是说，封装结构10中的多个芯片1呈阶梯式堆叠设置会导致封装结构10的横向尺寸较大，不利于封装结构的小型化。

如图2所示，封装结构20中的多个芯片21是呈阶梯式堆叠设置，相邻的两个芯片21中，靠近封装基板22的芯片21有很大的区域被远离封装基板22的芯片21覆盖，这导致堆叠式的芯片结构散热能力有待提高。

如图3所示，在封装结构30的形成过程中，多个芯片31呈阶梯式堆叠设置，最远离所述封装基板33的芯片31中的焊盘32底部悬空，没有结构支撑，在给最远离所述封装基板33的芯片31的焊盘32进行打线时，会导致芯片31出现键合颤动的问题。

为解决上述问题，本发明实施例提供的所述封装结构中的多个芯片结构堆叠设置在封装基板上，芯片结构中的芯片背离所述封装基板的一侧具有电连接端，电连接结构贴附在所述电连接端和所述芯片侧壁上，用于将所述电连接端引接至所述芯片侧壁，所述电连接结构与电连接端相比具有更大的面积，且电连接结构位于所述芯片侧壁的部分增加了散热途径，因此封装结构具有良好散热能力。多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平。本发明实施例中的引线与芯片侧壁的所述电连接结构连接，使得多个芯片结构在堆叠设置的情况下，多个所述芯片结构的一个或多个侧壁在垂直封装基板的方向上相齐平，缩小了封装结构在垂直于所述芯片侧壁方向的尺寸，引线与芯片结构侧壁上的电连接结构连接，引线不位于堆叠设置的芯片结构的顶部，引线采用这种结构也可以减小封装结构的高度。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图9示出了本发明实施例提供的封装结构一实施例的结构示意图。

如图4至图6所示，封装结构包括：封装基板100；多个芯片200结构堆叠设置在所述封装基板100上，所述芯片结构200包括：芯片201，所述芯片201背离所述封装基板100的一侧具有电连接端202；电连接结构203，贴附在所述电连接端202和所述芯片201侧壁上，用于将所述电连接端202引接至所述芯片201侧壁；引线300，将所述封装基板100和芯片201侧壁的所述电连接结构203连接。

本发明实施例提供的所述封装结构中的芯片结构200设置在封装基板100上，芯片结构200中的芯片201背离所述封装基板100的一侧具有电连接端202，电连接结构203贴附在所述电连接端202和所述芯片201侧壁上，用于将所述电连接端202引接至所述芯片201侧壁，所述电连接结构203与电连接端202相比具有更大的面积，且电连接结构203位于所述芯片201侧壁的部分增加了散热途径(如图5所示)，因此封装结构具有良好散热能力。

本实施例中，多个所述芯片结构200的一个或多个侧壁在垂直封装基板100的方向上相齐平。

本发明实施例中的引线300与芯片201侧壁的所述电连接结构203连接，使得多个芯片结构200在堆叠设置的情况下，多个所述芯片结构200的一个或多个侧壁在垂直封装基板100的方向上能够处于相齐平的状态，缩小了封装结构在垂直于所述芯片201侧壁方向的尺寸。引线300与芯片结构200侧壁上的电连接结构203连接，引线不位于堆叠设置的芯片结构的顶部，引线300采用这种结构也可以减小封装结构的高度。

封装基板100用于实现堆叠设置的多个芯片结构200的贴附与电连接，进而实现封装基板100与堆叠设置的多个芯片结构200之间的封装集成和电学集成。

本实施例中，封装基板100具有贴附面101(如图4所示)，用于实现芯片结构200的贴附。具体地，贴附面101是将芯片结构200贴附于封装基板100上之后朝向芯片结构200的一面。

本实施例中，封装基板100包括衬底(未标示)及位于衬底中的互连结构层(未标示)，通过将芯片结构200与互连结构层电连接，从而能够实现封装基板100与芯片结构200之间的电连接，并且能够对芯片结构200的互连端口进行再分布。

本实施例中，互连结构层为再布线结构层。具体地，再布线结构层可以包括一层或多层的再布线层(Redistribution Layer，RDL)，再布线层包括介质层和形成于介质层中的金属迹线和通孔，介质层用于实现相邻金属迹线和通孔之间的隔离。

本实施例中，封装基板100为封装基底(Package Substrate)。具体地，封装基底为印刷电路板(Printed Circuit Board，PCB)。

多个芯片结构200堆叠设置在所述封装基板100上，与多个芯片结构200分散排布在封装基板100上的情况相比，有利于提高封装基板100的面积利用率，缩小最终形成的封装结构的封装尺寸。

需要说明的是，芯片结构200形成有电连接端202的面为芯片结构正面205(如图6所示)，芯片结构200中与芯片结构正面205相背的面为芯片结构背面206(如图6所示)。

芯片结构200包括：芯片201(如图6所示)，所述芯片201背离所述封装基板100的一侧具有电连接端202(如图6所示)。

本实施例中，芯片201为片上系统(System on Chip，SoC)。多个芯片201的功能不同，而且多个芯片201的尺寸也可以不同，具体地，芯片201可以为采用集成电路制作技术所制成的存储芯片结构、通讯芯片结构、处理器芯片结构或逻辑芯片结构等。芯片201通常包括形成于半导体衬底上的NMOS器件和/或PMOS器件等器件。

电连接端202用于实现芯片201与外部电子元器件的连接。

本实施例中，电连接端202包括焊盘(pad)。

还需要说明的是，为方便后续电连接结构203与电连接端202连接，电连接端202的开窗尺寸(Bond pad opening，BPO)为20um至100um。

需要说明的是，芯片结构200还包括：胶膜204(如图6所示)，位于芯片结构背面206。芯片结构200通过胶膜204贴附在封装基板100上，或者贴附在其他芯片结构的所述芯片结构正面205，使得多个芯片结构200能够堆叠设置在封装基板100上。

本实施例中，所述胶膜204包括芯片键合膜(Die Attach Film，DAF)。芯片键合膜具有良好的粘附性，能够简化封装工艺，提高制造效率。

参考图6至图9，所述芯片结构200还包括：电连接结构203，贴附在所述电连接端202和所述芯片201侧壁上。

电连接结构203用于将所述电连接端202引接至所述芯片201侧壁，使得引线300能够从芯片201的侧壁与芯片201电连接。且所述电连接结构203与电连接端202相比具有更大的面积，且电连接结构203位于所述芯片201侧壁的部分增加了散热途径(如图5所示)，因此封装结构具有良好散热能力。

本实施例中，电连接结构203的材料为金属，金属能够进行导电的同时，还具有优良的导热性能。具体的，电连接结构203的材料包括金、银和铜中的一种或多种。

本实施例中，电连接结构203的厚度小于胶膜204的厚度，作为一种示例，电连接结构203的厚度小于80um。所述电连接结构203的厚度不宜过大，例如，当所述电连接结构203的厚度大于胶膜204的厚度时，远离所述封装基板100的芯片结构200中的芯片201，直接与靠近封装基板100的芯片结构200中的电连接结构203相抵接，导致远离所述封装基板100的芯片结构200倾斜设置，影响最终封装结构的性能。

本实施例中，所述电连接结构203包括：第一连接部2031(如图6所示)，位于所述芯片201背离所述封装基板100的一侧，且与所述电连接端202连接；第二连接部2032(如图6所示)，与所述第一连接部2031连接，且位于所述芯片201侧壁。

所述第一连接部2031与电连接端202连接的同时还与第二连接部2032连接，将电连接端202引接至芯片201的侧壁。

本实施例中，所述电连接结构203暴露的面积与堆叠的芯片结构200的散热能力密切相关。所述电连接结构203暴露的面积指代的是电连接结构203中不与芯片201贴合的区域的面积。需要说明的是，电连接结构203暴露的面积不宜过大也不宜过小。每个所述电连接端202上都连接有电连接结构203，在电连接结构203厚度一定的情况下，若所述电连接结构203暴露的面积过大，也就是说，电连接结构203的宽度过大，相邻的电连接结构203易相接触，造成芯片不能正常工作。若所述电连接结构203暴露的面积过小，会导致芯片结构200的散热能力提升不显著。因此，所述电连接结构暴露的面积为1600um

本实施例中，所述第一连接部2031所在平面和第二连接部2032所在平面相垂直。芯片结构200的芯片结构正面205与芯片201的侧壁相垂直，第一连接部2031所在平面和第二连接部2032所在平面也相垂直，使得第一连接部2031和芯片结构正面205贴合的同时，第二连接部2032和芯片201的侧壁也能够贴合。其他实施例中，当芯片结构正面205与芯片201的侧壁不垂直时，第一连接部2031所在平面和第二连接部2032所在平面也可以不垂直，只需要满足第一连接部2031和芯片结构正面205贴合的同时，第二连接部2032和芯片201的侧壁贴合即可。

具体的，所述第一连接部2031和第二连接部2032相连处为连接线(图中未示出)，沿垂直连接线方向，所述电连接结构203的剖面呈L型。

所述封装结构还包括：导电胶(图中未示出)，位于所述第一连接部2031和所述电连接端202之间，用于将所述电连接结构203和电连接端202连接。

导电胶具有粘性的同时，还具有良好的导电性能，适用于需要建立电连接的应用。

本实施例中，所述导电胶的材料包括：导电颗粒或导电填料，以及基胶或粘合剂。其中，导电颗粒或导电填料包括银导电胶、铜导电胶、铜氧化物导电胶或碳纳米管导电胶，基胶或粘合剂例如环氧树脂、丙烯酸酯、硅基材料。

引线300实现与封装基板100和芯片结构200之间的电连接。具体的，引线300为导电连接结构，且引线300一端与芯片结构200中电连接结构203的第二连接部2032相连接，另一端与封装基板100中的互连结构层相连接。

本实施例中，引线300为导电丝，引线300的材料包括金、铜或铝，相应的，引丝300可以为金丝、铜丝或铝丝。

需要说明的是，如图10所示，不同所述芯片结构200中的所述电连接端202位于堆叠设置的多个所述芯片结构200的同一侧，相应的，所述电连接结构203位于堆叠设置的多个所述芯片结构203的同一侧，所述引线300位于堆叠设置的多个所述芯片结构203的同一侧。

与多个芯片结构的电连接端在堆叠设置的多个芯片结构的不同侧时，多个电连接结构和多个引线均位于堆叠设置的多个芯片结构的不同侧的情况相比，不同芯片结构的电连接端202和电连接结构203以及引线300位于堆叠设置的多个芯片结构200的同一侧，有利于缩小了封装结构在垂直于所述芯片侧壁方向的尺寸。

参考图11至图16示出了本发明封装方法一实施例中各步骤所形成的中间结构示意图。

参考图11，提供封装基板100。

封装基板100为后续形成多个芯片结构提供形成基础。封装基板100用于实现堆叠设置的多个芯片结构的贴附与电连接，进而实现封装基板100与堆叠设置的多个芯片结构之间的封装集成和电学集成。

本实施例中，封装基板100具有贴附面101，用于实现芯片结构的贴附。具体地，贴附面101是将芯片结构贴附于封装基板100上之后朝向芯片结构的一面。

本实施例中，封装基板100包括衬底(未标示)及位于衬底中的互连结构层(未标示)，通过将芯片结构与互连结构层电连接，从而能够实现封装基板100与芯片结构之间的电连接，并且能够对芯片结构的互连端口进行再分布。

本实施例中，互连结构层为再布线结构层。具体地，再布线结构层可以包括一层或多层的再布线层(Redistribution Layer，RDL)，再布线层包括介质层和形成于介质层中的金属迹线和通孔，介质层用于实现相邻金属迹线和通孔之间的隔离。

本实施例中，封装基板100为封装基底(Package Substrate)。具体地，封装基底为印刷电路板(Printed Circuit Board，PCB)。

参考图12至图15，在所述封装基板100上进行多次的芯片结构200形成步骤，且使多个芯片结构200堆叠设置，所述芯片结构200形成步骤包括：提供芯片201，所述芯片201背离所述封装基板100的一侧具有电连接端202；在所述电连接端202和所述芯片201侧壁贴附电连接结构203，所述电连接结构203用于将所述电连接端202引接至所述芯片201侧壁。

本发明实施例提供的封装方法中，在所述封装基板100上进行多次的芯片结构200形成步骤，芯片结构200中的芯片201背离所述封装基板100的一侧具有电连接端202，电连接结构203贴附在所述电连接端202和所述芯片201侧壁上，用于将所述电连接端202引接至所述芯片201侧壁，所述电连接结构203与电连接端202相比具有更大的面积，且电连接结构203位于所述芯片201侧壁的部分增加了散热途径，因此封装结构具有良好散热能力。

本实施例中，在所述封装基板100上进行多次的芯片结构200形成步骤中，多个所述芯片结构200的一个或多个侧壁在垂直封装基板100的方向上相齐平。

相应的，后续形成引线的过程中，引线能够与芯片201侧壁上的所述电连接结构203连接，有利于使多个芯片结构200在堆叠设置的情况下，多个所述芯片结构200的一个或多个侧壁在垂直封装基板100的方向上能够处于相齐平状态，缩小了封装结构在垂直于所述芯片201侧壁方向的尺寸，引线与芯片结构侧壁上的电连接结构连接，引线不形成在堆叠设置的芯片结构的顶部，采用这种打线方式也可以减小封装结构的高度。

本实施例中，芯片结构200中的芯片201为片上系统(System on Chip，SoC)。

本实施例中，多个芯片201的功能不同，而且多个芯片201的尺寸也可以不同。具体地，芯片201可以为采用集成电路制作技术所制成的存储芯片结构、通讯芯片结构、处理器芯片结构或逻辑芯片结构等。芯片201通常包括形成于半导体衬底上的NMOS器件和/或PMOS器件等器件。

需要说明的是，芯片结构200上形成有电连接端202的面为芯片结构正面205(如图13所示)，芯片结构200中与芯片结构正面205相背的面为芯片结构背面206(如图13所示)。

所述芯片结构200形成步骤包括：如图12所示，提供芯片201，所述芯片201背离所述封装基板100的一侧具有电连接端202。

电连接端202用于实现芯片201与外部电子元器件的连接。

本实施例中，电连接端202包括焊盘(pad)。

还需要说明的是，为方便后续电连接结构203与电连接端202连接，电连接端202的开窗尺寸(Bond pad opening，BPO)为20um至100um。需要说明的是，提供芯片201的步骤中，所述芯片201背离所述电连接端202的一侧形成有胶膜204。

本实施例中，所述胶膜204包括芯片键合膜(Die Attach Film，DAF)，芯片键合膜具有良好的粘附性，能够简化封装工艺，提高制造效率。

还需要说明的是，在所述封装基板100上进行多次的芯片结构200形成步骤中，最靠近所述封装基板100的芯片结构200通过所述胶膜204贴附在所述封装基板100上；在所述封装基板100上进行多次的芯片结构200形成步骤中，远离所述封装基板100的芯片结构200通过胶膜204贴附在靠近所述封装基板100的芯片结构200上。

电连接结构203用于将所述电连接端202引接至所述芯片201侧壁，使得后续形成的引线能够从芯片201的侧壁与芯片201电连接。

本实施例中，电连接结构203的材料为金属，金属能够进行导电的同时，还具有优良的导热性能。具体的，电连接结构203的材料包括金、银和铜中的一种或多种。

本实施例中，电连接结构203的厚度小于胶膜204的厚度，作为一种示例，电连接结构203的厚度小于80um。所述电连接结构203的厚度不宜过大，例如，当所述电连接结构203的厚度大于胶膜204的厚度时，远离所述封装基板100的芯片结构200中的芯片201，直接与靠近封装基板100的芯片结构200中的电连接结构203相抵接，导致远离所述封装基板100的芯片结构200倾斜设置，影响最终封装结构的性能。

具体的，如图13所示，所述电连接结构203包括第一连接部2031和第二连接部2032。

继续参考图13，在所述电连接端202上贴附电连接结构203的步骤包括：将所述第一连接部2031贴附在芯片201背离所述封装基板100的一侧，且与所述电连接端202连接；将所述第二连接部2032贴附在所述芯片201侧壁。

所述第一连接部2031与电连接端202连接的同时还与第二连接部2032连接，将电连接端202引接至芯片201的侧壁。

本实施例中，所述电连接结构203暴露的面积与堆叠的芯片结构200的散热能力密切相关。所述电连接结构203暴露的面积指代的是电连接结构203中不与芯片201贴合的区域的面积。需要说明的是，电连接结构203暴露的面积不宜过大也不宜过小。每个所述电连接端202上都连接有电连接结构203，在电连接结构203厚度一定的情况下，若所述电连接结构203暴露的面积过大，也就是说，电连接结构203的宽度过大，相邻的电连接结构203易相接触，造成芯片不能正常工作。若所述电连接结构203暴露的面积过小，会导致芯片结构200的散热能力提升不显著。因此，所述电连接结构暴露的面积为1600um

本实施例中，所述第一连接部2031所在平面和第二连接部2032所在平面相垂直。芯片结构200的芯片结构正面205与芯片201的侧壁相垂直，第一连接部2031所在平面和第二连接部2032所在平面也相垂直，使得第一连接部2031和芯片结构正面205贴合的同时，第二连接部2032和芯片201的侧壁也能够贴合。其他实施例中，当芯片结构正面205与芯片201的侧壁不垂直时，第一连接部2031所在平面和第二连接部2032所在平面也可以不垂直，只需要满足第一连接部2031和芯片结构正面205贴合的同时，第二连接部2032和芯片201的侧壁贴合即可。

具体的，所述第一连接部2031和第二连接部2032相连处为连接线(图中未示出)，沿垂直连接线方向，所述电连接结构203的剖面呈L型。

本实施例中，在所述电连接端202上贴附电连接结构203的步骤中，所述第一连接部2031通过导电胶(图中未示出)与所述电连接端202连接。

导电胶具有粘性的同时还具有良好的导电性能，适用于需要建立电连接的应用。

本实施例中，所述导电胶的材料包括：导电颗粒或导电填料，以及基胶或粘合剂。其中，导电颗粒或导电填料包括银导电胶、铜导电胶、铜氧化物导电胶或碳纳米管导电胶，基胶或粘合剂例如环氧树脂、丙烯酸酯、硅基材料。

本实施例中，所述第一连接部2031通过导电胶与所述电连接端202连接的步骤包括：将导电胶通过点胶工艺形成在电连接端202上；将电连接结构203的第一连接部2031贴附在导电胶上；所述电连接结构203的第一连接部2031贴附在导电胶上后，对所述电连接结构203施加热压力，使所述电连接结构203和电连接段通过导电胶能处于电连接状态；所述电连接结构和电连接段通过所述导电胶能处于电连接状态后，进行固化工艺，将所述导电胶硬化。

当对电连接结构203施加压力时，导电胶中的导电颗粒被夹在电连接端202和第一连接部2031之间，当电连接端202和第一连接部2031能够连续导电时，便采用固化工艺能使导电胶硬化，硬化后的导电胶将电连接端202和第一连接部2031连接起来，维持住电连接端202和第一连接部2031与导电颗粒之间的接触压力。

参考图16，形成多个芯片结构200后，形成连接所述封装基板100和芯片结构200侧壁上的所述电连接结构203的引线300。

本发明实施例提出的封装方法，与多个堆叠的芯片结构侧壁不齐平时，芯片结构的电连接端下方没有支撑，且电连接端的引线的键合方向垂直于芯片结构表面的情况相比，本发明实施例在形成引线300的过程中，引线300的作用力垂直于芯片201侧壁方向，形成引线300的过程中芯片结构200不容易出现震颤，降低芯片结构200受损的概率，有利于提高封装结构的可靠性。

引线300实现与封装基板100和芯片结构200之间的电连接。具体的，引线300一端与电连接结构203的第二连接部2032相连接，另一端与封装基板100中的互连结构层相连接。

本实施例中，引线300为导电丝，引线300的材料包括金、铜或铝，相应的，引丝300可以为金丝、铜丝或铝丝。

本实施例中，形成引线300的工艺为引线键合(Wire Bonding，WB)工艺。引线键合工艺简单、成本低廉，有助于简化封装工艺和降低封装成本。

需要说明的是，在所述封装基板100上进行多次的芯片结构200形成步骤的步骤中，不同所述芯片结构200中的所述电连接端202位于堆叠设置的多个所述芯片结构200的同一侧(如图10所示)，相应的，所述电连接结构203位于堆叠设置的多个所述芯片结构203的同一侧。形成引线300的步骤中，所述引线300位于堆叠设置的多个所述芯片结构203的同一侧。

与多个芯片结构的电连接端在堆叠设置的多个芯片结构的不同侧时，多个电连接结构和多个引线均位于堆叠设置的多个芯片结构的不同侧的情况相比，不同芯片结构的电连接端202和电连接结构203以及引线300位于堆叠设置的多个芯片结构200的同一侧，有利于缩小了封装结构在垂直于所述芯片侧壁方向的尺寸。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。