半导体器件结构及其制备方法

技术领域

本申请涉及集成电路技术领域，特别是涉及一种半导体器件结构及其制备方法。

背景技术

高击穿电压、低损耗和快速开关的功率半导体开关广泛应用在光伏、充电和自动驾驶等领域，业界通常采用电阻与电容的乘积作为优值来评估器件性能的好坏，优值越小，意味着其损耗越小，开关越快。

传统的PiN二极管具有制作工艺简单，导通电压小等优点，但随着击穿电压的提高，其漂移区耗尽逐渐变慢，相同偏置电压下其电容变大，开关损失增加，U值变大。

现有的SJ（Super Juction，超结）PiN结构和超结MPS（Merged PIN SchottkyDiode，混合式PiN肖特基二极管）均采用在掺杂衬底上形成沿横向交替排布的P型柱（PPillar）和N型柱（N Pillar）的超结区域的方案，P型柱和N型柱通过横向相互耗尽，可以具有击穿电压高、开关损失小及开关速度快等优点。但SJ PiN结构和超结MPS在制备过程中和使用过程中，都不可避免会接触到高温环境（譬如，加热），而在加热过程中，掺杂衬底中的掺杂离子会向上扩散，从而会破坏超结区域的电荷平衡，使得与掺杂衬底掺杂类型相同的柱（譬如，掺杂衬底为N型衬底时，N型柱）靠近衬底的区域无法耗尽，从而使得器件具有较大的电容和U值，进而影响器件的性能。

发明内容

基于此，有必要针对上述背景技术中的问题，提供一种半导体器件结构及其制备方法，半导体器件结构在具有更低的开关损失和更快的开关速度的同时，具有较低的电容和U值。

为了解决上述技术问题及其他问题，第一方面，本申请提供一种半导体器件结构，半导体器件结构包括：

第一掺杂类型的衬底；

第二掺杂类型的下浮体层，位于所述衬底的上表面；所述下浮体层内的掺杂剂量自下至上逐渐减小；所述第二掺杂类型与所述第一掺杂类型不同；

第二掺杂类型的外延层，位于所述下浮体层的上表面；

第一掺杂类型柱，位于所述外延层内，以于所述外延层内形成交替排布的第一掺杂类型柱及第二掺杂类型柱。

在上述实施例的半导体器件结构中，通过在第一掺杂类型的衬底的上表面设置掺杂剂量自下至上逐渐减小的第二掺杂类型的下浮体层，可以降低衬底中的第一掺杂类型的掺杂离子的扩散，避免对第一掺杂类型柱和第二掺杂类型柱形成的超结区域中第一掺杂类型柱耗尽的影响，使得半导体器件结构在具有更低的开关损失和更快的开关速度的同时，具有较低的电容和U值。

在一些实施例中，所述半导体器件结构还包括：

第一掺杂类型的上浮体层，所述上浮体层位于外延层的上表面及所述第一掺杂类型柱的上表面；

第二掺杂类型的欧姆接触层，位于所述上浮体层的上表面。

在一些实施例中，所述半导体器件结构还包括第一掺杂类型的肖特基二极管接触区，位于所述欧姆接触层内，与所述第一掺杂类型柱对应设置，且位于所述上浮体层的上表面。

在一些实施例中，所述半导体器件结构还包括第一掺杂类型的注入区，所述注入区位于所述外延层内，且位于所述第一掺杂类型柱的下方。

第二方面，本申请还提供一种半导体器件结构的制备方法，包括：

提供第一掺杂类型的衬底；

于所述衬底的上表面形成第二掺杂类型的下浮体层，所述下浮体层内的掺杂剂量自下至上逐渐减小；所述第二掺杂类型与所述第一掺杂类型不同；

于所述下浮体层的上表面形成第二掺杂类型的外延层；

于所述外延层内形成沟槽；

于所述沟槽内形成第一掺杂类型柱，以于所述外延层内形成交替排布的第一掺杂类型柱及第二掺杂类型柱。

在上述实施例的半导体器件结构的制备方法中，通过在第一掺杂类型的衬底的上表面设置掺杂剂量自下至上逐渐减小的第二掺杂类型的下浮体层，可以降低衬底中的第一掺杂类型的掺杂离子的扩散，避免对第一掺杂类型柱和第二掺杂类型柱形成的超结区域中第一掺杂类型柱耗尽的影响，使得半导体器件结构在具有更低的开关损失和更快的开关速度的同时，具有较低的电容和U值。

在一些实施例中，所述于所述沟槽内形成第一掺杂类型柱之前，还包括：

于所述沟槽下方的所述外延层内形成第一掺杂类型的注入区。

在一些实施例中，所述于所述沟槽内形成第一掺杂类型柱之后，还包括：

形成第一掺杂类型的上浮体层，所述上浮体层位于所述外延层的上表面及所述第一掺杂类型柱的上表面；

于所述上浮体层的上表面形成第二掺杂类型的欧姆接触层。

在一些实施例中，所述形成第一掺杂类型的上浮体层，包括：自所述外延层的上表面向所述外延层内进行第一掺杂类型的离子注入，使部分所述外延层的掺杂类型反型，以形成所述上浮体层；

所述于所述上浮体层的上表面形成第二掺杂类型的欧姆接触层，包括：自所述上浮体层的上表面向所述上浮体层内进行第二掺杂类型的离子注入，使部分所述上浮体层的掺杂类型反型，以形成所述欧姆接触层。

在一些实施例中，所述形成第一掺杂类型的上浮体层，包括：采用外延生长工艺于形成所述上浮体层；

所述于所述上浮体层的上表面形成第二掺杂类型的欧姆接触层，包括：自所述上浮体层的上表面向所述上浮体层内进行第二掺杂类型的离子注入，使部分所述上浮体层的掺杂类型反型，以形成所述欧姆接触层。

在一些实施例中，所述于所述上浮体层的上表面形成第二掺杂类型的欧姆接触层之后，还包括：

向所述欧姆接触层进行第一掺杂类型的离子注入，以于所述欧姆接触层内形成第一掺杂类型的肖特基二极管接触区，所述肖特基二极管接触区与所述上浮体层的上表面相接触，且与所述第一掺杂类型柱对应设置。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。

图1及图2为本申请一实施例中提供的不同的半导体器件结构的截面结构示意图；

图3为本申请另一实施例中提供的半导体器件结构的制备方法的流程图；

图4至图11为本申请提供的一种半导体器件结构的制备方法中各步骤所得结构的截面结构示意图。

附图标记说明：

10、衬底；11、下浮体层；12、外延层；121、第二掺杂类型柱；122、沟槽；13、第一掺杂类型柱；14、注入区；15、上浮体层；16、欧姆接触层；17、肖特基二极管接触区；18、图形化硬掩膜层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

高击穿电压、低损耗和快速开关的功率半导体开关广泛应用在光伏、充电和自动驾驶等领域，业界通常采用电阻与电容的乘积作为优值来评估器件性能的好坏，优值越小，意味着其损耗越小，开关越快。

传统的PiN二极管具有制作工艺简单，导通电压小等优点，但随着击穿电压的提高，其漂移区耗尽逐渐变慢，相同偏置电压下其电容变大，开关损失增加，U值变大。

现有的SJ（Super Juction，超结）PiN结构和超结MPS（Merged PIN SchottkyDiode，混合式PiN肖特基二极管）均采用在掺杂衬底上形成沿横向交替排布的P型柱（PPillar）和N型柱（N Pillar）的超结区域的方案，P型柱和N型柱通过横向相互耗尽，可以具有击穿电压高、开关损失小及开关速度快等优点。但SJ PiN结构和超结MPS在制备过程中和使用过程中，都不可避免会接触到高温环境（譬如，加热），而在加热过程中，掺杂衬底中的掺杂离子会向上扩散，从而会破坏超结区域的电荷平衡，使得与掺杂衬底掺杂类型相同的柱（譬如，掺杂衬底为N型衬底时，N型柱）靠近衬底的区域无法耗尽，从而使得器件具有较大的电容和U值，进而影响器件的性能。

请参考图1，本申请提供一种半导体器件结构，半导体器件结构包括：第一掺杂类型的衬底10；第二掺杂类型的下浮体层11，下浮体层11位于衬底10的上表面；下浮体层11内的掺杂剂量自下至上逐渐减小；第二掺杂类型与第一掺杂类型不同；第二掺杂类型的外延层12，外延层12位于下浮体层11的上表面；第一掺杂类型柱13，第一掺杂类型柱13位于外延层12内，以于外延层12内形成交替排布的第一掺杂类型柱13及第二掺杂类型柱121。

在上述实施例的半导体器件结构中，通过在第一掺杂类型的衬底10的上表面设置掺杂剂量自下至上逐渐减小的第二掺杂类型的下浮体层11，可以降低衬底10中的第一掺杂类型的掺杂离子的扩散，避免对第一掺杂类型柱13和第二掺杂类型柱121形成的超结区域中第一掺杂类型柱13耗尽的影响，使得半导体器件结构在具有更低的开关损失和更快的开关速度的同时，具有较低的电容和U值。

作为示例，衬底10可以包括但不仅限硅衬底。

作为示例，衬底10可以为重掺杂衬底，衬底10中第一掺杂类型的掺杂离子的掺杂浓度很高，使得衬底10的电阻率很低。衬底10可以作为半导体器件结构的阴极。

具体的，下浮体层11中第二掺杂类型离子的掺杂剂量自下至上逐渐减小，使得下浮体层11靠近所述衬底10的部分掺杂剂量较高，可以阻止后续热过程中衬底10中的掺杂离子向上扩散，避免衬底10对漂移区电荷平衡的破坏，可以更好的实现漂移区耗尽，降低衬底10对漂移区耗尽的影响，降低电容；下浮涂层11靠近外延层12的部分掺杂剂量较低，避免带来较大的电阻。

作为示例，下浮涂层11的和厚度可以根据实际需要进行设置，下浮涂层11中的掺杂剂量由下至上实现一个量级的降低。下浮涂层11的厚度可以为10μm~50μm，具体的，下浮涂层11的厚度可以为10μm、20μm、25μm、30μm、40μm或50μm等等。

作为示例，第一掺杂类型柱13的长度小于外延层12的厚度，即第一掺杂类型柱13的下表面位于外延层12的下表面上方，且与外延层12的下表面具有间距。。

作为示例，半导体器件结构还可以包括：第一掺杂类型的上浮体层15，上浮体层15位于外延层12的上表面及第一掺杂类型柱13的上表面；第二掺杂类型的欧姆接触层16，欧姆接触层16位于上浮体层15的上表面。

具体的，上浮体层15的存在可以将外延层12（即漂移区）与欧姆接触层16分离，漂移区中的载流子（譬如，第二掺杂类型为P型时，此处载流子为空穴）向欧姆接触层的流出被抑制，漂移区的电导调制效应增强，漂移区的电阻降低，导通压降减小。

作为示例，半导体器件结构还可以包括第一掺杂类型的注入区14，注入区14位于外延层12内，且位于第一掺杂类型柱13的下方。通过在第一掺杂类型柱13的下方形成注入区14，可以形成更深的第一掺杂类型柱。由于随着超结漂移区长度的增加，半导体器件结构的电阻近似单调上升，电容单调下降，但电阻* 电容的U值逐渐下降，存在最低值，即存在性能最优值；在实际工艺中，很难通过挖槽形成很深的第一掺杂类型柱，一般遵循11:1或10：1的深宽比，这限制了器件性能。通过在第一掺杂类型柱13的下方形成注入区14，可以形成更深的超结区，从而提高半导体器件结构的性能。

请参阅图2，在另一个示例中，半导体器件结构还可以包括第一掺杂类型的肖特基二极管接触区17，肖特基二极管接触区17位于欧姆接触层16内，与第一掺杂类型柱13对应设置，且位于上浮体层15的上表面。通过设置肖特基二极管接触区17，半导体器件结构可以形成超结MPS，相较于图1中的半导体器件结构，图2中的半导体器件结构具有更快的开启，在低正向偏压下具有更大的电流。

在一个示例中，第一掺杂类型可以包括N型，且第二掺杂类型可以包括P型。

在另一个示例中，第一掺杂类型可以包括P型，且第二掺杂类型可以包括N型。

本申请中的半导体器件结构中，通过上下浮体层（上浮体层15及下浮体层11）设计，利用所述上浮体层15对载流子的存储作用，降低半导体器件结构的电阻，利用下浮体层11的耗尽作用，降低半导体器件结构的电容。

请参阅图3，本申请还提供一种半导体器件结构的制备方法，半导体器件结构的制备方法包括如下步骤：

S10:提供第一掺杂类型的衬底；

S11:于衬底的上表面形成第二掺杂类型的下浮体层，下浮体层内的掺杂剂量自下至上逐渐减小；第二掺杂类型与第一掺杂类型不同；

S12:于下浮体层的上表面形成第二掺杂类型的外延层；

S13:于外延层内形成沟槽；

S14:于沟槽内形成第一掺杂类型柱，以于外延层内形成交替排布的第一掺杂类型柱及第二掺杂类型柱。

在上述实施例的半导体器件结构的制备方法中，通过在第一掺杂类型的衬底的上表面设置掺杂剂量自下至上逐渐减小的第二掺杂类型的下浮体层，可以降低衬底中的第一掺杂类型的掺杂离子的扩散，避免对第一掺杂类型柱和第二掺杂类型柱形成的超结区域中第一掺杂类型柱耗尽的影响，使得半导体器件结构在具有更低的开关损失和更快的开关速度的同时，具有较低的电容和U值。

在步骤S10中，请参阅图3中的S10步骤及图4，提供第一掺杂类型的衬底10。

作为示例，衬底10可以包括但不仅限硅衬底。

作为示例，衬底10可以为重掺杂衬底，衬底10中第一掺杂类型的掺杂离子的掺杂浓度很高，使得衬底10的电阻率很低。衬底10可以作为半导体器件结构的阴极。

在步骤S11中，请参阅图3中的S11步骤及图4，于衬底10的上表面形成第二掺杂类型的下浮体层11，下浮体层11内的掺杂剂量自下至上逐渐减小；第二掺杂类型与第一掺杂类型不同。

作为示例，可以采用外延工艺于衬底10的上表面形成下浮体层11，下浮体层为变掺杂外延层。下浮体层11中第二掺杂类型离子的掺杂剂量自下至上逐渐减小，使得下浮体层11靠近所述衬底10的部分掺杂剂量较高，可以阻止后续热过程中衬底10中的掺杂离子向上扩散，避免衬底10对漂移区电荷平衡的破坏，可以更好的实现漂移区耗尽，降低衬底10对漂移区耗尽的影响，降低电容；下浮涂层11靠近外延层12的部分掺杂剂量较低，避免带来较大的电阻。

作为示例，下浮涂层11的和厚度可以根据实际需要进行设置，下浮涂层11中的掺杂剂量由下至上实现一个量级的降低。下浮涂层11的厚度可以为10μm~50μm，具体的，下浮涂层11的厚度可以为10μm、20μm、25μm、30μm、40μm或50μm等等。

在步骤S12中，请参阅图3中的S12步骤及图5，于下浮体层11的上表面形成第二掺杂类型的外延层12。

作为示例，可以采用外延工艺形成外延层12；外延层12中第二掺杂类型的掺杂离子的掺杂剂量可以根据后续形成的超结区域的电荷平衡进行设置，此处不做限定。

在步骤S13中，请参阅图3中的S13步骤及图6，于外延层12内形成沟槽122。

作为示例，步骤S13中，于外延层12内形成沟槽122可以包括如下步骤：

S131：于外延层12的上表面形成图形化硬掩膜层18；

S132：基于图形化硬掩膜层18刻蚀外延层12，以形成沟槽122。

具体的，步骤S131中，可以采用光刻刻蚀工艺形成图形化硬掩膜层18，图形化硬掩膜层可以包括但不仅限于氮化硅层或氧化硅层。

具体的，步骤S132中，可以基于图形化硬掩膜层18，采用干法刻蚀工艺刻蚀外延层12，以形成沟槽122。

更为具体的，沟槽122的深度小于外延层12的厚度。

通过干法刻蚀工艺形成沟槽122，可以使得后续形成的第一掺杂类型柱13的宽度大于后续形成的第二掺杂类型柱121的宽度，可以利用有效质量比空穴轻的电子作为主要载流子，可以实现更快的开关速度；同时，更宽的第一掺杂类型柱13，在相同深宽比挖槽工艺下可以挖的更深，有利于器件性能的提高。

作为示例，步骤S13之后，还可以包括如下步骤：

于沟槽122下方的外延层12内形成第一掺杂类型的注入区14，如图7所示。

具体的，可以以图形化硬掩膜层18作为离子注入阻挡层，向沟槽122下方的外延层12内进行第一掺杂类型的掺杂离子的注入，以形成注入区14；注入区14与沟槽122的底部及外延层12的下表面可以均具有间距。

通过在第一掺杂类型柱13的下方形成注入区14，可以形成更深的第一掺杂类型柱。由于随着超结漂移区长度的增加，半导体器件结构的电阻近似单调上升，电容单调下降，但电阻* 电容的U值逐渐下降，存在最低值，即存在性能最优值；在实际工艺中，很难通过挖槽形成很深的第一掺杂类型柱，一般遵循11:1或10：1的深宽比，这限制了器件性能。通过形成沟槽122之后，在第一掺杂类型柱13的下方形成注入区14，可以形成更深的超结区，从而提高半导体器件结构的性能。

需要说明的是，如果挖槽工艺能力足够，也可以不用在沟槽122下方的外延层12内形成注入区14，步骤S13之后可以直接执行步骤S14。

在步骤S14中，请参阅图3中的S14步骤 及图8，于沟槽122内形成第一掺杂类型柱13，以于外延层12内形成交替排布的第一掺杂类型柱13及第二掺杂类型柱121。

具体的，可以采用外延工艺于沟槽122内形成第一掺杂类型柱13。

作为示例，步骤S14之后，还可以包括如下步骤：去除图形化硬掩膜层18；具体的，可以采用但不仅限于化学机械抛光（Chemical MechanicalPolishing，CMP）工艺去除图形化硬掩膜层18。

作为示例，步骤S14之后，还可以包括如下步骤：

S15：形成第一掺杂类型的上浮体层15，上浮体层15位于外延层12的上表面及第一掺杂类型柱13的上表面，如图9所示；

S16：于上浮体层15的上表面形成第二掺杂类型的欧姆接触层16，如图10所示。

具体的，上浮体层15的存在可以将外延层12（即漂移区）与欧姆接触层16分离，漂移区中的载流子（譬如，第二掺杂类型为P型时，此处载流子为空穴）向欧姆接触层的流出被抑制，漂移区的电导调制效应增强，漂移区的电阻降低，导通压降减小。

在一个示例中，步骤S15中，形成第一掺杂类型的上浮体层15，可以包括：自外延层12的上表面向外延层12内进行第一掺杂类型的离子注入，使部分外延层12的掺杂类型反型，以形成上浮体层15。

在另一个示例中，步骤S15中，形成第一掺杂类型的上浮体层，可以包括：采用外延生长工艺于形成上浮体层15。采用外延生长工艺形成上浮体层15，可以更好的控制上浮体层15的厚度，可以形成厚度更厚的上浮体层15，且不需要受离子注入深度的限制。

作为示例，步骤S16中，于上浮体层15的上表面形成第二掺杂类型的欧姆接触层16，可以包括：自上浮体层15的上表面向上浮体层15内进行第二掺杂类型的离子注入，使部分上浮体层15的掺杂类型反型，以形成欧姆接触层16。

在一个示例中，请参阅图11，步骤S16之后，即于上浮体层15的上表面形成第二掺杂类型的欧姆接触层16之后，还可以包括：

向欧姆接触层16进行第一掺杂类型的离子注入，以于欧姆接触层16内形成第一掺杂类型的肖特基二极管接触区17，肖特基二极管接触区17与上浮体层15的上表面相接触，且与第一掺杂类型柱13对应设置。通过设置肖特基二极管接触区17，半导体器件结构可以形成超结MPS，相较于图10中的半导体器件结构，图11中的半导体器件结构具有更快的开启，在低正向偏压下具有更大的电流。

在一个示例中，第一掺杂类型可以包括N型，且第二掺杂类型可以包括P型。

在另一个示例中，第一掺杂类型可以包括P型，且第二掺杂类型可以包括N型。

本申请中的半导体器件结构中，通过上下浮体层（上浮体层15及下浮体层11）设计，利用所述上浮体层15对载流子的存储作用，降低半导体器件结构的电阻，利用下浮体层11的耗尽作用，降低半导体器件结构的电容。

请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。