半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

随着半导体器接触节点距离的减小，半导体结构中源区、漏区接触点的临界尺寸(Critical Dimension，CD)也在持续减小，从而对接触电阻的控制提出了极大的挑战。

通过对接触沟槽进行注入以减小接触电阻是一种众所周知的降低器件接触电阻、提高性能的方法。这种方法中，PMOS区域和NMOS区域分布需要两个掩膜以进行保护，对未设置掩膜的区域进行注入。

但是现有方法中，经注入的接触沟槽依旧存在电阻过大的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以降低接触电阻。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底分为第一区、第二区和位于两者之间且与两者邻接的隔离区，所述基底包括栅极结构，所述栅极结构从所述第一区经隔离区延伸至第二区，所述栅极结构包括栅电极和位于所述栅电极侧壁的侧墙；对所述隔离区的侧墙进行减薄处理，以增大隔离区内相邻栅极结构之间的距离；去除所述隔离区的栅电极以形成隔离开口；在所述隔离开口内形成隔离结构。

可选的，还包括：形成基底之后，对所述隔离区的侧墙进行减薄处理之前，在所述基底上形成刻蚀掩膜，所述刻蚀掩膜内具有刻蚀开口，所述刻蚀开口底部露出所述隔离区的基底；对所述隔离区的侧墙进行减薄处理中，通过所述刻蚀开口，对所述隔离区的侧墙进行减薄处理；去除所述隔离区的栅电极以形成隔离开口的步骤中，通过所述刻蚀开口，去除所述隔离区的栅电极以形成隔离开口。

可选的，形成基底的步骤中，所送基底还包括：层间介质层，所述层间介质层填充于相邻栅极结构之间；对所述隔离区的侧墙进行减薄处理的步骤包括：去除隔离区的相邻栅极结构之间的层间介质层，露出所述侧墙；沿指向栅极结构的方向，去除所述侧墙的部分厚度。

可选的，去除所述侧墙的部分厚度的步骤中，去除所述侧墙厚度的50％以下。

可选的，去除所述隔离区的栅电极以形成所述隔离开口的步骤包括：去除所述侧墙的部分厚度之后，向相邻栅极结构之间填充介质材料以形成恢复介质层；形成所述恢复介质层之后，刻蚀去除所述隔离区的栅电极以形成所述隔离开口。

可选的，向相邻栅极结构之间填充介质材料以形成恢复介质层的步骤包括：向相邻栅极结构之间填充介质材料，所述介质材料还覆盖所述刻蚀开口的侧壁；至少去除所述刻蚀开口的侧壁上的介质材料。

可选的，还包括：在所述隔离开口内形成隔离结构之后，形成接触沟槽，所述接触沟槽位于栅极结构两侧的基底内，所述接触沟槽从所述第一区经所述隔离区延伸至所述第二区。

可选的，形成所述接触沟槽的步骤中，去除第一区和第二区中相邻栅极结构之间的层间介质层和所述隔离区中相邻栅极结构之间的恢复介质层。

可选的，所述隔离区中接触沟槽的宽度不小于所述第一区或所述第二区中接触沟槽的宽度。

可选的，在所述隔离开口内形成隔离结构的步骤中，所述隔离结构的材料与所述侧墙的材料相同。

可选的，在所述隔离开口内形成隔离结构的步骤中，所述隔离结构的材料与所述侧墙的材料均为氮化硅。

可选的，形成接触沟槽之后，还包括：对第一区的基底进行第一离子注入；对第二区的基底进行第二离子注入。

可选的，对第一区的基底进行第一离子注入的步骤之前，在所述隔离区和所述第二区的基底上形成第一注入掩膜；对第二区的基底进行第二离子注入的步骤之前，在所述隔离区和所述第一区的基底上形成第二注入掩膜。

可选的，所述接触沟槽底部具有界面层；对第一区的基底进行第一离子注入的步骤和对第二区的基底进行第二离子注入的步骤之后，去除所述界面层。

相应的，本发明提供一种半导体结构，包括：

基底，所述基底分为第一区、第二区和位于两者之间且与两者邻接的隔离区，所述第一区的基底和所述第二区的基底均包括：栅极结构，所述栅极结构包括栅电极和位于所述栅电极侧壁的侧墙；层间介质层，所述层间介质层填充于相邻栅极结构之间；隔离结构，所述隔离结构位于第一区的栅极结构和第二区的栅极结构之间的隔离区内，所述隔离结构的侧壁具有侧墙，所述隔离结构侧壁上的侧墙的厚度小于所述第一区或所述第二区的栅电极侧壁上的侧墙的厚度。

可选的，还包括：接触沟槽，所述接触沟槽位于栅极结构两侧的基底内，所述接触沟槽从所述第一区经所述隔离区延伸至所述第二区。

可选的，所述接触沟槽的侧壁露出所述侧墙。

可选的，所述隔离区中接触沟槽的宽度不小于所述第一区或所述第二区中接触沟槽的宽度。

可选的，所述第一区的基底经第一离子注入；所述第二区的基底经第二离子注入。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中，对所述隔离区的侧墙进行减薄处理以增大隔离区内，相邻栅极结构之间的距离；并且去除所述隔离区的栅电极以形成隔离开口。通过所述隔离区的侧墙的减薄，增大所述隔离区内，相邻栅极结构之间的距离，从而保证后续在所述隔离区内的隔离沟槽的宽度，以降低接触电阻。

本发明可选方案中，形成基底之后，对所述隔离区的侧墙进行减薄处理之前，在所述基底上形成刻蚀掩膜，所述刻蚀掩膜内具有刻蚀开口，所述刻蚀开口的底部露出所述隔离区的基底；通过所述刻蚀开口进行所述减薄处理和去除所述栅电极。可以利用去除栅电极以切断栅极结构的刻蚀开口进行所述减薄处理，不会增大工艺步骤，不需要考虑光刻对准问题，工艺难度低。

附图说明

图1至图3是一种半导体结构的形成方法各个步骤的剖面结构示意图；

图4至图20是本发明半导体结构形成方法一实施例各个步骤的剖面结构示意图；

图21是本发明半导体结构形成方法另一实施例各个步骤的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中经注入的接触沟槽依旧存在电阻过大的问题。现结合一种半导体结构的形成方法分析其电阻过大问题的原因：

参考图1至图3，示出了一种半导体结构的形成方法各个步骤的剖面结构示意图。

参考图1，提供基底，所述基底包括：第一区10p和第二区10n，所述第一区10p的基底用以形成N型器件，所述第二区10n的基底用以形成P型器件；每个区所述基底均包括：衬底11；源漏掺杂区12，所述源漏掺杂区12位于所述衬底11上。

继续参考图1，在所述基底中形成接触沟槽21，所述接触沟槽21从所述第一区10p延伸至所述第二区10n；所述接触沟槽21的底部露出所述源漏掺杂区12表面的界面层16。

如图1所示，对第一区10p的源漏掺杂区12进行第一离子注入以降低接触电阻的过程包括：在所述第二区10n中的接触沟槽21内形成第一掩膜31；以所述第一掩膜31为掩膜，对第一区10p的源漏掺杂区12进行第一离子注入。

参考图2，对第二区10n的源漏掺杂区12进行第二离子注入以降低接触电阻的过程包括：在所述第一区10p中的接触沟槽21内形成第二掩膜41；以所述第二掩膜41为掩膜，对第二区10n的源漏掺杂区12进行第二离子注入。

为了防止离子注入影响其他区域，在第一离子注入和第二离子注入过程中，第一掩膜31和第二掩膜41都会覆盖第一区10p和第二区10n的交界位置(如图3中虚线框51所示区域)；因此第一离子注入和第二离子注入之后，交界位置所受到的离子注入情况与第一区10p、第二区10n的基底均不相同。

另一方面，如图3所示，其中，图3是图1的俯视结构示意图；基底内还包括：栅极结构13，所述栅极结构13包括：栅电极14；侧墙15，所述侧墙15位于所述栅电极14的侧壁上。所述栅极结构13从所述第一区10p延伸至所述第二区10n；所述接触沟槽21位于相邻栅极结构13之间。

由于第一区10p和第二区10n的交界位置所受到的离子注入情况与第一区10p、第二区10n的基底并不相同，因此在之后剥离所述接触沟槽21底部的界面层16时，不同区域的侧墙15的刻蚀效率不一样，使去除界面层16后的接触沟槽21在第一区10p和第二区10n之间的尺寸变小，从而使得所述接触沟槽21内的互联结构的接触电阻变大，影响了器件性能。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底包括第一区、第二区和隔离区，沿平行所述基底表面的平面内，所述隔离区位于所述第一区和第二区之间，所述隔离区和所述第一区相邻接，且所述隔离区与所述第二区相邻接；所述基底包括：栅极结构，所述栅极结构从所述第一区经所述隔离区延伸至所述第二区，所述栅极结构包括栅电极和位于所述栅电极侧壁上的侧墙；对所述隔离区的侧墙进行减薄处理，以增大隔离区内，相邻栅极结构之间的距离；去除所述隔离区的栅电极以形成隔离开口；在所述隔离开口内形成隔离结构。

本发明技术方案，对所述隔离区的侧墙进行减薄处理以增大隔离区内，相邻栅极结构之间的距离；并且去除所述隔离区的栅电极以形成隔离开口。通过所述隔离区的侧墙的减薄，增大所述隔离区内，相邻栅极结构之间的距离，从而保证后续在所述隔离区内的隔离沟槽的宽度，以降低接触电阻。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图4至图20，示出了本发明半导体结构形成方法一实施例各个步骤的结构示意图。

参考图4和图5，其中图5是图4所示俯视结构示意图中沿A1A2线的剖视结构示意图。形成基底，所述基底分为第一区100p、第二区100n和位于两者之间且与两者相邻接的隔离区100is，所述基底包括栅极结构110，所述栅极结构110从所述第一区100p经隔离区100is延伸至第二区100n，所述栅极结构110包括栅电极111和位于所述栅电极111侧壁的侧墙112。

所述基底用以为后续的工艺步骤提供工艺基础。

所述第一区100p的基底和所述第二区100n的基底用以形成不同的晶体管。本发明一些实施例中，所述第一区100p的基底用以形成PMOS器件，所述第二区100n的基底用以形成NMOS器件。

所述隔离区100is的基底位于所述第一区100p的基底和所述第二区100n的基底之间，用以实现第一区100p和第二区100n之间的电隔离。所述隔离区100is与所述第一区100p、所述第二区100n均邻接，即所述隔离区100is与所述第一区100p相邻且接触，所述隔离区100is与所述第二区100n相邻且接触。

每个区的所述基底均包括：栅极结构110，所述栅极结构110从所述第一区100p经所述隔离区100is延伸至所述第二区100n。所述栅极结构110包括：栅电极111和位于所述栅电极111侧壁上的侧墙112。

由于所述栅极结构110从所述第一区100p经所述隔离区100is延伸至所述第二区100n；因此所述栅极结构110的栅电极111在隔离区100is需要被切段，以实现第一区100p的栅极结构110与第二区100n的栅极结构110的电绝缘。

本发明一些实施例中，所述栅极结构110为金属栅极结构，即所述栅极结构110的栅电极111为金属材料。本发明另一些实施例中，所述栅极结构110也可以为多晶硅栅极结构，即所述栅极结构110的栅电极111为多晶硅。

本发明一些实施例中，所述侧墙112的材料为氮化硅。本发明其他实施例中，所述侧墙112的材料也可以是氧化硅、氮氧化硅等其他介质材料。

本发明一些实施例中，形成基底的步骤中，所述基底还包括：层间介质层103，所述层间介质层103填充于相邻栅极结构110之间。所述层间介质层103适宜于保证相邻栅极结构110之间的电绝缘。具体的，所述层间介质层103的材料为氧化硅。本发明另一些示实施例中，所述层间介质层103也可以是低K介质材料或者超低K介质材料。

本发明一些实施例中，形成基底的步骤中，所述基底还包括衬底101；所述栅极结构110位于所述衬底101上，第一区100p和第二区100n的相邻栅极结构110之间的衬底101内具有源漏区(图中未示出)；所述层间介质层103填充于相邻栅极结构110之间的衬底101上。相邻栅极结构110之间的衬底101和所述层间介质层103之间还具有界面层，以在半导体工艺过程中保护源漏区。

参考图6至图8，对所述隔离区100is的侧墙112进行减薄处理，以增大隔离区100is内相邻栅极结构110之间的距离。其中，图6和图7所示剖面结构示意图与图5所示剖面结构示意图相对应，图8是图7所示剖面结构示意图沿B方向的俯视结构示意图；且图8所示俯视结构示意图与图4所示俯视结构示意图相对应。

需要说明的是，本发明一些实施例中，形成基底之后，对所述隔离区100is的侧墙112进行减薄处理之前，在所述基底上形成刻蚀掩模113，所述刻蚀掩模113内具有刻蚀开口114，所述刻蚀开口114底部露出所述隔离区100is的基底。

还需要说明的是，俯视结构示意图(即图4)省略了刻蚀掩模113及其以上的材料膜层以清晰显示。

所述刻蚀掩模113用以在减薄侧墙112、切断栅电极111的过程中保护第一区100p的基底和第二区100n的基底；所述刻蚀开口114是减薄侧墙112、切断栅电极111的窗口。

具体的，在所述基底上形成刻蚀掩模113的步骤包括：在所述基底上形成硬掩膜层；在所述硬掩膜层上形成图形层(如图5所示)；对所述图形层进行图形化，在所述图形层内形成图形开口，所述图形开口的位置与所述隔离区100is的位置对应；以所述图形层为掩膜，刻蚀所述硬掩膜层，在所述硬掩膜层内形成刻蚀开口114，所述刻蚀开口114底部露出所述隔离区100is的基底。

其中，所述硬掩膜层的材料可以是氮化硅、氮氧化硅等介质材料，所述图形层的材料可以是光刻胶；因此可以通过曝光显影的方式对所述图形层进行图形化以形成图形开口；通过干法刻蚀和湿法刻蚀中至少一种的方式去除所述图形开口底部的硬掩膜层以露出所述隔离区100is的基底，形成刻蚀开口114。

形成所述刻蚀掩模113之后，对隔离区100is的侧墙112进行减薄处理以增大隔离区100is相邻栅极结构110之间的距离，即增大隔离区100is内相邻栅极结构110相对表面之间的距离。

本发明一些实施例中，所述基底上还形成有具有刻蚀开口114的刻蚀掩模113；因此，对所述隔离区100is的侧墙112进行减薄处理中，通过所述刻蚀开口114，对所述隔离区100is的侧墙112进行减薄处理。

此外，本发明一些实施例中，相邻栅极结构110之间填充有层间介质层103；因此对所述隔离区100is的侧墙112进行减薄处理的步骤包括：如图6所示，去除隔离区100is的相邻栅极结构110之间的层间介质层103，露出所述侧墙112；如图7和图8所示，沿指向栅极结构110的方向，去除所述侧墙112的部分厚度。

具体的，去除隔离区100is的相邻栅极结构110之间的侧间介质层，露出所述侧墙112的表面，即露出相邻栅极结构110相对的表面；刻蚀去除所述侧墙112的部分厚度，从而增大相邻栅极结构110之间的距离。

本发明一些实施例中，可以通过干法或者湿法刻蚀的方式去除所述侧墙112的部分厚度，以增大相邻栅极结构110之间的距离。具体的，干法蚀刻工艺参数为：反应气体：CF

如图8所示，本发明一些实施例中，去除所述侧墙112的部分厚度的步骤中，去除所述侧墙112厚度的50％以内，即所述减薄处理之后，所述隔离区100is剩余的侧墙112的厚度与所述第一区100p的侧墙112、所述第二区100n的侧墙112的厚度的差值在4nm范围内，其中，所述第一区100p的侧墙112、所述第二区100n的侧墙112的厚度约为9nm左右。去除所述侧墙112厚度太小，则相邻栅极结构110之间距离不够，难以保证后续所形成隔离沟槽的宽度，不利于降低接触电阻；去除所述侧墙112的厚度太大，则会增大栅电极111受损的可能，会增大工艺风险。

参考图9至图13，去除所述隔离区100is的栅电极111以形成隔离开口130。其中，图9、图11和图13所示剖面结构示意图与图7所示剖面结构示意图相对应；图10和图12是图8所示俯视结构示意图中沿D1D2线位置的剖面结构示意图。

去除所述隔离区100is的栅电极111形成隔离开口130的作用是切断栅电极111以实现第一区100p的栅极结构110和第二区100n的栅极结构110之间的电绝缘。

本发明一些实施例中，所述基底上还形成有具有刻蚀开口114的刻蚀掩模113；因此，去除所述隔离区100is的栅电极111以形成隔离开口130的步骤中，通过所述刻蚀开口114，去除所述隔离区100is的栅电极111以形成隔离开口130。通过同一刻蚀开口114进行减薄处理、切断栅电极111，无需增加光刻步骤即可扩大隔离区100is的相邻栅极结构110之间的距离，不会存在光刻对准的问题，工艺简单方便。

本发明一些实施例中，去除所述隔离区100is的栅电极111以形成隔离开口130之前，对所述侧墙112进减薄处理，能够有效降低减薄处理的工艺难度，有利于良率的保证和提升。

所以，本发明一些实施例中，去除所述隔离区100is的栅电极111以形成所述隔离开口130的步骤包括：去除所述侧墙112的部分厚度之后，如图9至图12所示，向相邻栅极结构110之间填充介质材料以形成恢复介质层120；如图13所示，形成所述恢复介质层120之后，刻蚀去除所述隔离区100is的栅电极111以形成所述隔离开口130。

具体的，向相邻栅极结构110之间填充介质材料以形成恢复介质层120的步骤包括：如图9和图10所示，向相邻栅极结构110之间填充介质材料，所述介质材料还覆盖所述刻蚀开口114的侧壁；如图11和图12所示，至少去除所述刻蚀开口114的侧壁上的介质材料。

填充介质材料的过程中，所述介质材料也会覆盖所述刻蚀开口114的侧壁，从而造成所述刻蚀开口114的尺寸减小，影响所述栅电极111的去除；因此去除所述刻蚀开口114侧壁上的介质材料，以恢复所述刻蚀开口114的尺寸，降低所述栅电极111的去除难度。

本发明一些实施例中，所述恢复介质层120的材料与所述层间介质层103的材料相同。具体的，所述恢复介质层120的材料为氧化硅。本发明另一些示实施例中，所述恢复介质层120的材料也可以是低K介质材料或者超低K介质材料。

具体的，可以通过原子层沉积的方式向减薄处理厚的栅极结构110之间填充介质材料；可以通过干法刻蚀和湿法刻蚀中的至少一种去除刻蚀开口114侧壁上的介质材料。

参考图14至图16，在所述隔离开口130内形成隔离结构140。其中，图14和图15所示剖面结构示意图与图13所示剖面结构示意图相对应；图16所示俯视结构示意图是图15所示剖面结构示意图中沿C方向的俯视结构示意图

所述隔离结构140用以实现第一区100p的栅极结构110和第二区100n的栅极结构110之间的电绝缘。

本发明一些实施例中，在所述隔离开口130内形成隔离结构140的步骤中，所述隔离结构140的材料与所述侧墙112的材料相同。具体的，在所述隔离开口130内形成隔离结构140的步骤中，所述隔离结构140的材料与所述侧墙112的材料均为氮化硅。

将所述隔离结构140设置为与所述侧墙112相同的材料，如氮化硅，能够有效保证所述隔离结构140的绝缘性能，能够有效保证隔离结构140的机械强度，有利于保证器件稳定性。

具体的，在所述隔离开口130内形成隔离结构140的步骤包括：如图14所示，向所述隔离开口130内填充隔离材料，所述隔离材料填充满所述隔离开口130和所述刻蚀开口114；如图15和图16所示，去除所述刻蚀掩模113和所述刻蚀开口114内的所述隔离材料。

其中，可以通过原子层沉积的方式填充所述隔离材料；之后，可以通过化学机械研磨(CMP)或者刻蚀的方式去除所述刻蚀掩模113和所述刻蚀开口114内的所述隔离材料。

参考图17，所述形成方法还包括：在所述隔离开口130内形成隔离结构140之后，形成接触沟槽150，所述接触沟槽150位于栅极结构110两侧的基底内，所述接触沟槽150从所述第一区100p经所述隔离区100is延伸至所述第二区100n。其中，图17所示俯视结构示意图与图16所示俯视结构示意图相对应。

所述接触沟槽150用以形成互联结构以实现所述基底内的源漏区与外部电路的电连接。

如图17所述，本发明一些实施例中，形成所述接触沟槽150的步骤中，去除第一区100p和第二区100n中相邻栅极结构110之间的层间介质层103和所述隔离区100is中相邻栅极结构110之间的恢复介质层120，以在相邻栅极结构110之间形成接触沟槽150。

由于所述半导体结构的器件密度较大，器件尺寸较小，源漏区之间的间距较小，源漏区域栅极结构110之间的距离也很小，因此通过接触沟槽150，形成互联结构，能有效减小接触电阻，降低工艺难度；而且直接去除层间介质层103和所述恢复介质层120，即所述接触沟槽150由所述栅极结构110围成，所述接触沟槽150的侧壁为所述栅极结构110的侧墙112，能够有效降低小尺寸的接触沟槽150的形成工艺难度。

而且，由于所述隔离区100is中的侧墙112经减薄处理，所述隔离区100is中相邻栅极结构110之间的间隔大于所述第一区100p中、所述第二区100n中相邻栅极结构110之间的距离，因此本发明一些实施例中，所述隔离区100is中接触沟槽150的宽度不小于所述第一区100p或所述第二区100n中接触沟槽150的宽度，即所述隔离区100is中接触沟槽150的宽度大于或等于所述第一区100p或所述第二区100n中接触沟槽150的宽度。

为了进一步降低接触电阻，本发明一些实施例中，形成接触沟槽150之后，所述形成方法还包括：如图18所示，对第一区100p的基底进行第一离子注入；如图19所示，对第二区100n的基底进行第二离子注入。其中，图18和图19所示俯视结构示意图与图16所示俯视结构示意图相对应。

所述离子注入适宜于进一步降低所述基底内源漏区的接触电阻。

由于所述第一区100p和第二区100n分别用于形成不同的半导体器件，例如分别用于形成PMOS器件和NMOS器件；因此本发明一些实施例中，对第一区100p的基底进行第一离子注入的步骤之前，在所述隔离区100is和所述第二区100n的基底上形成第一注入掩膜；本发明一些实施例中，对第二区100n的基底进行第二离子注入的步骤之前，在所述隔离区100is和所述第一区100p的基底上形成第二注入掩膜。

所述第一注入掩膜用以在第一离子注入过程中保护第二区100n的基底；所述第二注入掩膜用以在第二离子注入过程中保护第一区100p的基底。而且，为了确保注入掩膜对所保护区域的完全覆盖，因此所述第一注入掩膜不仅覆盖所述第二区100n的基底，还覆盖所述隔离区100is的基底；所述第二注入掩膜不仅覆盖所述第一区100p的基底，还覆盖所述隔离区100is的基底。

所述第一注入掩膜和所述第二注入掩膜的材料都可以是光刻胶；形成所述第一注入掩膜的步骤和所述第二注入掩膜的步骤中的至少一个包括：在所述基底上旋涂光刻胶层；对所述光刻胶进行曝光显影。

具体的，所述第一离子注入的工艺参数包括：注入离子Al,Ga,In或者Ge、注入能量<＝60KeV、注入剂量10

另外，如图20所示，本发明一些实施例中，所述接触沟槽150底部具有界面层；对第一区100p的基底进行第一离子注入的步骤和对第二区100n的基底进行第二离子注入的步骤之后，去除所述界面层。其中，图20所示俯视结构示意图与图19所示俯视结构示意图相对应。

去除所述界面层以露出所述栅极结构110两侧的基底内的源漏区，从而为后续互联结构的形成、互联结构与所述源漏区电气连接提供基础。

本发明一些实施例中，所述界面层的材料为氧化硅。本发明另一些实施例中，所述界面层的材料也可以是氮化硅、氮氧化硅等其他材料。具体的，可以通过剥离的方式去除所述界面层。

去除所述界面层的过程中，所述接触沟槽150的侧壁，即所述栅极结构110的侧墙112也会被刻蚀，因此去除所述界面层前后，所述接触沟槽150的宽度会增大；而且由于所述第一区100p的基底和所述第二区100n的基底分别经历过第一离子注入和第二离子注入；因此去除所述界面层前后，所述第一区100p的接触沟槽150和所述第二区100n的接触沟槽150宽度相同程度的增大。

而所述隔离区100is的侧墙112经减薄处理，所述隔离区100is的接触沟槽150的宽度虽然未经过离子注入，但是隔离区100is的接触沟槽150宽度本身较大，因此本发明一些实施例中，去除所述界面层之后，所述隔离区100is中接触沟槽150的宽度不小于所述第一区100p或所述第二区100n中接触沟槽150的宽度。

具体的，如图20所示，本发明一些实施例中，去除所述界面层之后，所述隔离区100is中接触沟槽150的宽度依旧大于所述第一区100p或所述第二区100n中接触沟槽150的宽度；或者如图21所示，本发明一些实施例中，去除所述界面层之后，所述隔离区200is中接触沟槽250的宽度等于所述第一区200p或所述第二区200n中接触沟槽250的宽度。

相应的，本发明还提供一种半导体结构。

参考图15和图16，其中图15示出了本发明半导体结构一实施例的剖面结构示意图，图16示出了本发明半导体结构一实施例的俯视结构示意图。

所述半导体结构包括：基底，所述基底分为第一区100p、第二区100n和位于两者之间且与两者邻接的隔离区100is，所述第一区100p的基底和所述第二区100n的基底均包括：栅极结构110，所述栅极结构110包括栅电极111和位于所述栅电极111侧壁的侧墙112；层间介质层103，所述层间介质层103填充于相邻栅极结构110之间；隔离结构140，所述隔离结构140位于第一区100p的栅极结构110和第二区100n的栅极结构110之间的隔离区100is内，所述隔离结构140的侧壁具有侧墙112，所述隔离结构140侧壁的侧墙112的厚度小于所述第一区100p或所述第二区100n的栅电极111侧壁上的侧墙112的厚度。

所述基底用以为后续的工艺步骤提供工艺基础。

所述第一区100p的基底和所述第二区100n的基底用以形成不同的晶体管。本发明一些实施例中，所述第一区100p的基底用以形成PMOS器件，所述第二区100n的基底用以形成NMOS器件。

所述隔离区100is的基底用以实现第一区100p和第二区100n之间的电隔离。所述隔离区100is与所述第一区100p、所述第二区100n均邻接，即所述隔离区100is与所述第一区100p相邻且接触，所述隔离区100is与所述第二区100n相邻且接触。

每个区的所述基底均包括：栅极结构110，所述栅极结构110分别位于所述第一区100p和所述第二区100n。所述栅极结构110包括：栅电极111和位于所述栅电极111侧壁上的侧墙112。

所述栅极结构110的栅电极111在所述隔离区100is被切断以实现第一区100p的栅极结构110与第二区100n的栅极结构110的电绝缘；因此所述第一区100p的栅极结构110和所述第二区100n的栅极结构110相互位于各自的延长线上。

本发明一些实施例中，所述栅极结构110为金属栅极结构，即所述栅极结构110的栅电极111为金属材料。本发明另一些实施例中，所述栅极结构110也可以为多晶硅栅极结构，即所述栅极结构110的栅电极111为多晶硅。

本发明一些实施例中，所述侧墙112的材料为氮化硅。本发明其他实施例中，所述侧墙112的材料也可以是氧化硅、氮氧化硅等其他介质材料。

所述层间介质层103适宜于保证相邻栅极结构110之间的电绝缘。具体的，所述层间介质层103的材料为氧化硅。本发明另一些示实施例中，所述层间介质层103也可以是低K介质材料或者超低K介质材料。

本发明一些实施例中，形成基底的步骤中，所述基底还包括衬底；所述栅极结构110位于所述衬底上，第一区100p和第二区100n的相邻栅极结构110之间的衬底内具有源漏区(图中未示出)；所述层间介质层103填充于相邻栅极结构110之间衬底上。

所述隔离结构140用以实现第一区100p的栅极结构110和第二区100n的栅极结构110之间的电绝缘。

本发明一些实施例中，所述隔离结构140的材料与所述侧墙112的材料相同。具体的，所述隔离结构140的材料与所述侧墙112的材料均为氮化硅。将所述隔离结构140设置为与所述侧墙112相同的材料，如氮化硅，能够有效保证所述隔离结构140的绝缘性能，能够有效保证隔离结构140的机械强度，有利于保证器件稳定性。

本发明一些实施例中，所述隔离结构140一侧与所述第一区100p的栅极结构110相接触，另一侧与所述第二区100n的栅极结构110相接触，即沿第一区100p指向第二区100n的方向，所述隔离结构140贯穿所述隔离区100is。

所述隔离结构140的侧壁上具有侧墙112。

本发明一些实施例中，所述隔离结构140的侧壁上的侧墙112一端与所述第一区100p的栅电极111的侧壁上的侧墙112相接触，另一端与所述第二区100n的栅电极111的侧壁上的侧墙112相接触。

具体的，所述隔离结构140的侧壁上的侧墙112一端与所述第一区100p的栅电极111的侧壁上的侧墙112为一体结构；另一端与所述第二区100n的栅电极111的侧壁上的侧墙112为一体结构。

所述隔离结构140侧壁上的侧墙112的厚度小于所述第一区100p或所述第二区100n的栅极结构110的侧壁上的侧墙112。所述隔离结构140侧壁上的侧墙112厚度更小，因此所述隔离区100is内，所述隔离结构140侧壁上相邻侧墙112之间的距离更大。

参考图20，示出了本发明半导体结构另一实施例的俯视结构示意图。

与前述实施例相同之处，本发明在此不再赘述。与前述实施例不同之处在于，本发明一些实施例中，所述半导体结构还包括：接触沟槽150，所述接触沟槽150位于栅极结构110两侧的基底内，所述接触沟槽150从所述第一区经所述隔离区100is延伸至所述第二区。

所述接触沟槽150用以形成互联结构以实现所述基底内的源漏区与外部电路的电连接。

本发明一些实施例中，所述接触沟槽150的侧壁露出所述侧墙112。由于所述半导体结构的器件密度较大，器件尺寸较小，源漏区之间的间距较小，源漏区域栅极结构110之间的距离也很小，因此通过接触沟槽150，形成互联结构，能有效减小接触电阻，降低工艺难度；而且直接去除层间介质层103和所述恢复介质层120，即所述接触沟槽150由所述栅极结构110围成，所述接触沟槽150的侧壁为所述栅极结构110的侧墙112，能够有效降低小尺寸的接触沟槽150的形成工艺难度。

而且，由于所述隔离区100is中的侧墙112经减薄处理，所述隔离区100is中相邻栅极结构110之间的间隔大于所述第一区中、所述第二区中相邻栅极结构110之间的距离，因此本发明一些实施例中，所述隔离区100is中接触沟槽150的宽度不小于所述第一区或所述第二区中接触沟槽150的宽度，即所述隔离区100is中接触沟槽150的宽度大于或等于所述第一区或所述第二区中接触沟槽150的宽度。

为了进一步降低接触电阻，本发明一些实施例中，所述第一区的基底经第一离子注入；所述第二区的基底经第二离子注入。所送离子注入适宜于进一步降低所述基底内源漏区的接触电阻。

由于所述第一区和第二区分别用于形成不同的半导体器件，例如分别用于形成PMOS器件和NMOS器件；因此仅所述第一区的基底经所述第一离子注入，仅所述第二区的基底经所述第二离子注入，所述隔离区100is的基底未经离子注入。

需要说明的是，本发明一些实施例中，所述接触沟槽150的底部露出所述源漏区以为后续与互联结构形成接触做准备。

综上，本发明技术方案中，对所述隔离区100is的侧墙112进行减薄处理以增大隔离区100is内，相邻栅极结构110之间的距离；并且去除所述隔离区100is的栅电极111以形成隔离开口130。通过所述隔离区100is的侧墙112的减薄，增大所述隔离区100is内，相邻栅极结构110之间的距离，从而保证后续在所述隔离区100is内的隔离沟槽的宽度，以降低接触电阻。本发明可选方案中，形成基底之后，对所述隔离区100is的侧墙112进行减薄处理之前，在所述基底上形成刻蚀掩模113，所述刻蚀掩模113内具有刻蚀开口114，所述刻蚀开口114的底部露出所述隔离区100is的基底；通过所述刻蚀开口114进行所述减薄处理和去除所述栅电极111。可以利用去除栅电极111以切断栅极结构110的刻蚀开口114进行所述减薄处理，不会增大工艺步骤，不需要考虑光刻对准问题，工艺难度低。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。