用于执行数据对齐操作的半导体器件

相关申请的交叉引用

本申请要求于2022年5月30日提交至韩国知识产权局的韩国申请第10-2022-0066390号的优先权，其整体公开内容通过引用并入本文。

技术领域

本公开涉及一种半导体器件，更具体地，涉及一种用于对半导体存储器件执行数据对齐操作的器件。

背景技术

通常，包括双倍数据速率同步DRAM(DDR SRAM)的半导体存储器件响应于从外部装置接收到的命令来执行读取操作和写入操作。为了执行这样的操作，半导体存储器件可以使用数据对齐电路来使连续接收到的多个数据对齐。

此外，半导体存储器件可以使用用于选通数据的选通信号以便执行读取操作和写入操作。

发明内容

在一个实施方式中，一种半导体器件包括：对齐数据生成电路，被配置为同步于第一内部选通信号而对齐从输入数据的第一组生成的第一锁存数据和第二锁存数据，被配置为输出对齐的第一锁存数据和第二锁存数据作为第一对齐数据，被配置为同步于第二内部选通信号而对齐从输入数据的第二组生成的第一锁存数据和第二锁存数据，并且被配置为输出对齐的第一锁存数据和第二锁存数据作为第二对齐数据；以及写入数据生成电路，被配置为在第一操作模式开始之后同步于锁存时钟而从第一对齐数据和第二对齐数据生成第一写入数据和第二写入数据，并且被配置为在第二操作模式开始之后同步于锁存时钟而从第一对齐数据生成第一写入数据和第二写入数据。在第一操作模式和第二操作模式的连续操作中，第一写入数据和第二写入数据具有相同的数据窗口。

在一个实施方式中，一种半导体器件包括：模式控制电路，被配置为同步于从时钟生成的锁存时钟而基于模式寄存器信号、突发控制信号和用于设置第一操作模式和第二操作模式的模式设置信号来生成在第二操作模式中被使能的突发使能信号；以及数据对齐电路，被配置为同步于从选通信号生成的第一内部选通信号至第三内部选通信号而对齐输入数据的第一组和输入数据的第二组，被配置为同步于锁存时钟而基于突发使能信号的逻辑电平从对齐的输入数据的第一组和输入数据的第二组中的至少任一者生成第一写入数据和第二写入数据，并且被配置为从第一写入数据和第二写入数据生成内部数据。

附图说明

图1是示出根据本公开的实施方式的示例半导体系统的框图。

图2是示出根据本公开的实施方式的图1中示出的示例半导体器件的框图。

图3是示出根据本公开的实施方式的图2中的示例时钟控制电路的示图。

图4是示出根据本公开的实施方式的图2中的示例选通控制电路的框图。

图5是用于描述根据本公开的实施方式的图4中的示例选通控制电路的操作的时序图。

图6是示出根据本公开的实施方式的图2中的示例模式控制电路的示图。

图7是示出根据本公开的实施方式的图2中的示例数据对齐电路的框图。

图8是示出根据本公开的实施方式的图7中的示例锁存数据生成电路的框图。

图9是示出根据本公开的实施方式的图7中的示例写入对齐电路的框图。

图10是示出根据本公开的实施方式的图9中示出的示例对齐数据生成电路的框图。

图11是示出根据本公开的实施方式的图10中示出的示例第一对齐数据生成电路的框图。

图12是示出根据本公开的实施方式的图10中示出的示例第二对齐数据生成电路的框图。

图13是示出根据本公开的实施方式的图9中示出的示例写入数据生成电路的框图。

图14是示出根据本公开的实施方式的图13中示出的示例第一写入数据生成电路的框图。

图15是示出根据本公开的实施方式的图13中示出的示例第二写入数据生成电路的框图。

图16是示出根据本公开的实施方式的图7中示出的示例内部数据生成电路的框图。

图17至图19是描述根据本公开的实施方式的示例数据对齐操作的时序图。

图20是示出根据本公开的实施方式的已经应用了图1至图19中示出的半导体系统的示例电子系统的示图。

具体实施方式

在以下实施方式的描述中，术语“预设”表示参数的数值在参数被用于处理或算法之前确定。参数的数值可以在处理或算法开始之前或开始时或在处理或算法正在执行时设置。

诸如“第一”和“第二”的术语(被用作区分各种部件的标记)不受部件的限制，也不必然指示特定的顺序。例如，在描述中，第一部件可以被称为第二部件，反之亦然。

当一个部件被称为“耦接”或“连接”到另一部件时，应该理解，这些部件可以彼此直接耦接或连接，或者通过置于其间的另一部件彼此耦接或连接。相反，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，应该理解这些部件彼此直接耦接或连接，而没有另一部件置于其间。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平，而不必然指示电压电平。对于“高有效”信号，生效信号可以处于作为高电压电平的逻辑高电平，并且失效信号可以处于位于低电压电平的逻辑低电平。对于“低有效”信号，生效信号可以处于位于低电压电平的逻辑高电平，而失效信号可以处于位于高电压电平的逻辑低电平。一些低有效信号可以通过在信号名称前附加字母“n”来表示。例如，低有效错误信号可以标记为“nERROR”，而高有效错误信号可以标记为“ERROR”。

在下文中，将通过各种实施方式更详细地描述本公开的教导。这些实施方式仅用于例示本公开的教导，并且本公开的范围不受这些示例实施方式的限制。

图1是示出根据本公开的实施方式的示例半导体系统的框图。如图1所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括时钟控制电路(CLK CTR)240、选通控制电路(DQS CTR)250、模式控制电路(MODE CTR)260以及数据对齐电路(DATAALIGN)270。

控制器10可以包括第一控制引脚11_1、第二控制引脚11_2、第三控制引脚11_3和第四控制引脚11_4。半导体器件20可以包括第一器件引脚13_1、第二器件引脚13_2、第三器件引脚13_3和第四器件引脚13_4。第一传输线12_1可以连接在第一控制引脚11_1和第一器件引脚13_1之间。第二传输线12_2可以连接在第二控制引脚11_2和第二器件引脚13_2之间。第三传输线12_3可以连接在第三控制引脚11_3和第三器件引脚13_3之间。第四传输线12_4可以连接在第四控制引脚11_4和第四器件引脚13_4之间。

控制器10可以通过第一传输线12_1向半导体器件20输出时钟CLK和选通信号DQS。控制器10可以通过第二传输线12_2向半导体器件20输出命令CMD。控制器10可以通过第三传输线12_3向半导体器件20输出地址ADD。控制器10可以通过第四传输线12_4向半导体器件20输出数据DATA，并且可以通过第四传输线12_4从半导体器件20接收数据DATA。

时钟CLK可以是用于同步控制器10和半导体器件20的操作的周期信号。选通信号DQS可以是被触发以仅在输入或输出数据DATA的区间内选通数据DATA的信号。命令CMD可以是一组命令，其中每个命令可以用于控制半导体器件20的操作。地址ADD可以用于寻址核心电路(图2中的280)中的一个或多个存储单元(图1中未示出)用于使半导体器件20能够存储和输出数据DATA。在写入操作中第一操作模式开始之后，可以以第一突发长度BL16提供数据DATA。第一突发长度BL16可以意味着通过控制器10输出16比特位数据DATA<1:16>的操作。数据DATA也可以在写入操作中第二操作模式开始之后使用第二突发长度BL8。第二突发长度BL8可以意味着通过控制器10输出8比特位数据DATA<1:8>的操作。各种实施方式可以使用具有不同比特位数的不同突发长度。

时钟控制电路240可以通过与从时钟CLK生成的输入时钟(图2中的IN_CLK)同步地移位写入信号(图2中的WT)来生成锁存时钟(图2中的WL)。时钟控制电路240可以通过与输入时钟(图2中的IN_CLK)同步地移位锁存时钟(图2中的WL)来生成数据脉冲信号(图4中的DSP)。

选通控制电路250可以通过对从选通信号DQS生成的输入选通信号(图2中的IN_DQS)的频率进行分频来生成第一分频选通信号(图2中的IDQS)、第二分频选通信号(图2中的QDQS)、第三分频选通信号(图2中的IBDQS)和第四分频选通信号(图2中的QBDQS)。选通控制电路250可以基于第二分频选通信号(图2中的QDQS)和第四分频选通信号(图2中的QBDQS)生成用于在第一操作模式和第二操作模式中使数据对齐的第一内部选通信号(图2中的DDQS1)、第二内部选通信号(图2中的DDQS2)和第三内部选通信号(图2中的DDQS3)。

模式控制电路260可以同步于锁存时钟(图2中的WL)而基于模式寄存器信号(图2中的MR)、突发控制信号(图2中的BC)、以及用于设置第一操作模式和第二操作模式的模式设置信号(图2中的OTF)来生成在第二操作模式中被使能的突发使能信号(图2中的BCEN)。

数据对齐电路270可以同步于第一内部选通信号(图2中的DDQS1)、第二内部选通信号(图2中的DDQS2)和第三内部选通信号(图2中的DDQS3)而对齐从数据DATA生成的输入数据的第一组(图2中的IN_D<1:8>)和第二组(图2中的IN_D<9:16>)。数据对齐电路270可以同步于锁存时钟(图2中的WL)而基于突发使能信号(图2中的BCEN)的逻辑电平从对齐的输入数据的第一组(图2中的IN_D<1:8>)和第二组(图2中的IN_D<9:16>)中的至少一者生成内部数据(图2中的ID<1:16>)。

图2是示出根据本公开的实施方式的图1中示出的示例半导体器件的框图。如图2所示，半导体器件20可以包括缓冲电路210、命令解码器(CMD DEC)220、地址解码器(ADDDEC)230、时钟控制电路240、选通控制电路250、模式控制电路260、数据对齐电路270和核心电路(CORE)280。

缓冲电路210可以包括第一缓冲器211、第二缓冲器212、第三缓冲器213、第四缓冲器214和第五缓冲器215。第一缓冲器211可以通过缓冲第一至第L命令CMD<1:L>来生成第一至第L输入命令IN_CMD<1:L>。第二缓冲器212可以通过缓冲第一至第M地址ADD<1:M>来生成第一至第M输入地址IN_ADD<1:M>。第三缓冲器213可以通过缓冲时钟CLK来生成输入时钟IN_CLK。第四缓冲器214可以通过缓冲选通信号DQS来生成输入选通信号IN_DQS。第五缓冲器215可以通过缓冲第一至第十六数据DATA<1:16>来生成第一至第十六输入数据IN_D<1:16>。

命令解码器220可以通过对第一至第L输入命令IN_CMD<1:L>进行解码来生成写入信号WT。当接收到作为用于执行写入操作的逻辑电平组合的第一至第L输入命令IN_CMD<1:L>时命令解码器220可以生成被使能的写入信号WT。命令解码器220已被实现为生成写入信号WT，但是也可以被实现为生成用于执行诸如半导体器件20的读取操作、预充电操作和刷新操作的操作的各种信号。第一至第L命令CMD<1:L>和第一至第L输入命令IN_CMD<1:L>中的比特位数“L”可以是正整数。

地址解码器230可通过对第一至第M输入地址IN_ADD<1:M>进行解码来生成第一至第N内部地址IADD<1:N>。第一至第M地址ADD<1:M>和第一至第M输入地址IN_ADD<1:M>中的比特位数“M”可以是正整数。第一至第N内部地址IADD<1:N>中的比特位数“N”可以是正整数。

时钟控制电路240可以通过同步于输入时钟IN_CLK而移位写入信号WT来生成被顺序地使能的锁存时钟WL和数据脉冲信号DSP。时钟控制电路240可以通过同步于输入时钟IN_CLK而移位写入信号WT来生成锁存时钟WL。时钟控制电路240可以通过同步于输入时钟IN_CLK而移位锁存时钟WL来生成数据脉冲信号DSP。可以将用于生成锁存时钟WL和数据脉冲信号DSP的移位量设置为输入时钟IN_CLK的不同数目个周期。

选通控制电路250可以通过对输入选通信号IN_DQS的频率进行分频来生成第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS。选通控制电路250可以通过对输入选通信号IN_DQS的频率进行分频来生成在它们之间具有90°的相位差的第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS。选通控制电路250可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS而生成用于在第一操作模式和第二操作模式中使第一至第十六数据DATA<1:16>对齐的第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3。

数据对齐电路270可以同步于第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS而对齐输入数据的第一组IN_D<1:8>和第二组IN_D<9:16>。数据对齐电路270可以同步于第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3而对齐输入数据的第一组IN_D<1:8>和第二组IN_D<9:16>。

数据对齐电路270可以同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平从对齐的输入数据的第一组IN_D<1:8>和第二组IN_D<9:16>中的至少任一种生成第一至第十六内部数据ID<1:16>。数据对齐电路270可以执行跨域操作：同步于从选通信号DQS生成的第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3而对齐输入数据的第一组IN_D<1:8>和第二组IN_D<9:16>并且随后同步于从时钟CLK生成的锁存时钟WL而从对齐的输入数据的第一组IN_D<1:8>和第二组IN_D<9:16>中的至少任一种生成第一至第十六内部数据ID<1:16>。

核心电路280可以将第一至第十六内部数据ID<1:16>存储在由写入信号WT和第一至第N内部地址IADD<1:N>选择的存储单元(未示出)中。核心电路280可以被实现为包括多条字线(未示出)、多条位线(未示出)和多个存储单元(未示出)的通用存储器电路。存储单元可以设置在多条字线与多条位线相交的位置处。核心电路280已经被实现为执行写入操作，但是也可以被实现为执行诸如激活操作、读取操作、预充电操作和刷新操作的操作。

本公开的半导体器件20可以在第一操作模式中执行同步于选通信号DQS而对齐数据的第一组DATA<1:8>和该数据的第二组DATA<9:16>并且随后同步于时钟CLK而从对齐的所述数据的第一组DATA<1:8>和对齐的所述数据的第二组DATA<9:16>生成第一至第十六内部数据ID<1:16>的跨域操作。半导体器件20可以在第二操作模式中执行同步于选通信号DQS而对齐数据的第一组DATA<1:8>并且同步于时钟CLK而从对齐的所述数据的第一组DATA<1:8>生成第一至第十六内部数据ID<1:16>的跨域操作。

图3是示出根据本公开的实施方式的图2中的示例时钟控制电路的示图。如图3所示，时钟控制电路240可以包括移位电路241、锁存时钟生成电路242和数据脉冲信号生成电路243。

移位电路241可以被实现为多个触发器(F/F)241_1、241_2、241_3、241_4和241_5。触发器241_1可以同步于输入时钟IN_CLK而锁存写入信号WT。触发器241_2可以同步于输入时钟IN_CLK而锁存触发器241_1的输出信号。触发器241_3可以同步于输入时钟IN_CLK而锁存触发器241_2的输出信号，并且可以输出锁存的输出信号作为第一移位信号SFC1。触发器241_4可以同步于输入时钟IN_CLK而锁存第一移位信号SFC1。触发器241_5可以同步于输入时钟IN_CLK而锁存触发器241_4的输出信号，并且可以输出锁存的输出信号作为第二移位信号SFC2。移位电路241所包括的触发器的数量可以在不同的实施方式中不同地设置。

锁存时钟生成电路242可以通过串联连接反相器242_1和242_2来实现。锁存时钟生成电路242可以通过缓冲第一移位信号SFC1来生成锁存时钟WL。锁存时钟WL可以通过将写入信号WT移位写入延时来生成。用于移位写入信号WT以便生成锁存时钟WL的移位量可以在不同实施方式中不同地设置。

数据脉冲信号生成电路243可以通过串联连接反相器243_1和243_2来实现。数据脉冲信号生成电路243可以通过缓冲第二移位信号SFC2来生成数据脉冲信号DSP。数据脉冲信号DSP可以通过将第一移位信号SFC1移位输入时钟IN_CLK的两个周期来生成，其中第一移位信号SFC1被锁存时钟生成电路242缓冲为锁存时钟WL。用于移位锁存时钟WL以便生成数据脉冲信号DSP的移位量可以在不同实施方式中不同地设置。

图4是示出根据本公开的实施方式的图2中的示例选通控制电路的框图。如图4所示，选通控制电路250可以包括分频选通信号生成电路(IDQS GEN)251和内部选通信号生成电路(DDQS GEN)252。

分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS。分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成在它们之间具有90°的相位差的第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS。

内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成用于在第一操作模式和第二操作模式中对齐第一至第十六数据DATA<1:16>的第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3。

下面将参照图5具体描述图4中示出的选通控制电路250的操作。

图5是用于描述根据本公开的实施方式的图4中的示例选通控制电路的操作的时序图。

选通控制电路250可以被配置为生成第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS以及第一内部选通信号DDQSl、第二内部选通信号DDQS2和第三内部选通信号DDQS3。

输入选通信号IN_DQS最初可以处于逻辑低电平，然后在第一操作模式(BL16)和第二操作模式(BL8)中可以周期性切换。在第二操作模式(BL8)结束时，输入选通信号IN_DQS可以以逻辑低电平保持失效，直到下一个操作开始。

在时间T11，分频选通信号生成电路251可以通过对周期性切换的输入选通信号IN_DQS的频率进行分频来生成第一分频选通信号IDQS。

在时间T12，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第二分频选通信号QDQS。第二分频选通信号QDQS可以具有比第一分频选通信号IDQS的相位落后90°的相位。

在时间T13，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第三分频选通信号IBDQS。第三分频选通信号IBDQS可以具有比第二分频选通信号QDQS的相位落后90°的相位。

在时间T14，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第四分频选通信号QBDQS。第四分频选通信号QBDQS可以被生成为具有比第三分频选通信号IBDQS的相位落后90°的相位。

在时间T14，内部选通信号生成电路252可以生成具有与第四分频选通信号QBDQS的第一脉冲相同的脉冲的第一内部选通信号DDQS1。此后，内部选通信号生成电路252可以生成第一内部选通信号DDQS1以具有第四分频选通信号QBDQS的每隔一个脉冲。

在时间T15，内部选通信号生成电路252可以生成具有与第四分频选通信号QBDQS的第二脉冲相同的脉冲的第二内部选通信号DDQS2。

在时间T16，内部选通信号生成电路252可以生成具有与第四分频选通信号QBDQS的第四脉冲相同的脉冲的第三内部选通信号DDQS3。

在时间T17，内部选通信号生成电路252可以为第二内部选通信号DDQS2和第三内部选通信号DDQS3中的每一个生成扩展脉冲。扩展脉冲可以具有逻辑高电平。扩展脉冲的持续时间近似于输入选通信号IN_DQS在逻辑低电平保持失效直到下一个操作开始的时段。然而，扩展脉冲可以在逻辑高电平保持较长时间，因为它们可以与输入选通信号IN_DQS的下降沿同步。

图6是示出根据本公开的实施方式的图2中的示例模式控制电路的示图。如图6所示，模式控制电路260可以包括操作模式信号生成电路261和突发使能信号生成电路(F/F)262。

操作模式信号生成电路261可以通过串联连接反相器261_1、或非门261_2、与非门261_3和反相器261_4来实现。当接收到具有逻辑低电平的模式寄存器信号MR、具有逻辑高电平的突发控制信号BC和具有逻辑高电平的模式设置信号OTF时，操作模式信号生成电路261可以生成具有逻辑高电平的操作模式信号BC8以指示第二操作模式。

模式寄存器信号MR可以处于逻辑低电平以便执行第一操作模式和第二操作模式。突发控制信号BC可以处于逻辑高电平以便执行第二操作模式。模式设置信号OTF可以处于逻辑高电平以便在执行第一操作模式之后连续执行第二操作模式。

突发使能信号生成电路262可以被实现为触发器。突发使能信号生成电路262可以同步于锁存时钟WL而锁存操作模式信号BC8，并且可以输出突发使能信号BCEN。当接收到具有逻辑高电平的锁存时钟WL时，突发使能信号生成电路262可以锁存操作模式信号BC8，并且可以输出锁存的操作模式信号BC8作为突发使能信号BCEN。突发使能信号生成电路262可以在第一操作模式中生成具有逻辑低电平的突发使能信号BCEN。突发使能信号生成电路262可以在第二操作模式中生成具有逻辑高电平的突发使能信号BCEN。

图7是示出根据本公开的实施方式的图2中的示例数据对齐电路的框图。如图7所示，数据对齐电路270可以包括锁存数据生成电路(LD GEN)271、写入对齐电路(WT ALIGN)272和内部数据生成电路(ID GEN)273。

锁存数据生成电路271可以同步于第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS而接收第一至第十六输入数据IN_D<1:16>。锁存数据生成电路271可以同步于第一分频选通信号IDQS、第二分频选通信号QDQS、第三分频选通信号IBDQS和第四分频选通信号QBDQS而从第一至第十六输入数据IN_D<1:16>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4。

可以通过串行锁存第一、第五、第九和第十三输入数据IN_D<1、5、9、13>来生成第一锁存数据LD1。可以通过串行锁存第二、第六、第十和第十四输入数据IN_D<2,6,10,14>来生成第二锁存数据LD2。可以通过串行锁存第三、第七、第十一和第十五输入数据IN_D<3,7,11,15>来生成第三锁存数据LD3。可以通过串行锁存第四、第八、第十二和第十六输入数据IN_D<4,8,12,16>来生成第四锁存数据LD4。

写入对齐电路272可以同步于第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3而对齐第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4中包括的比特位。写入对齐电路272可以同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平从第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4中包括的对齐比特位生成第一写入数据WD1<1:8>和第二写入数据WD2<1:8>。

内部数据生成电路273可以同步于数据脉冲信号DSP而从第一写入数据WD1<1:8>和第二写入数据WD2<1:8>生成第一至第十六内部数据ID<1:16>。内部数据生成电路273可以同步于数据脉冲信号DSP而从第一写入数据WD1<1:8>生成第一至第八内部数据ID<1:8>。内部数据生成电路273可以同步于数据脉冲信号DSP而从第二写入数据WD2<1:8>生成第九至第十六内部数据ID<9:16>。

图8是示出根据本公开的实施方式的图7中的示例锁存数据生成电路的框图。如图8所示，锁存数据生成电路271可以包括预锁存数据生成电路310和锁存数据输出电路320。

预锁存数据生成电路310可以被实现为触发器(F/F)311、312、313和314。触发器311可以通过在第一分频选通信号IDQS的上升沿串行锁存接收到的第一、第五、第九和第十三输入数据IN_D<1,5,9,13>来生成第一预锁存数据PLD1。触发器312可以通过在第二分频选通信号QDQS的上升沿串行锁存接收到的第二、第六、第十和第十四输入数据IN_D<2,6,10,14>来生成第二预锁存数据PLD2。触发器313可以通过在第三分频选通信号IBDQS的上升沿串行锁存接收到的第三、第七、第十一和第十五输入数据IN_D<3,7,11,15>来生成第三预锁存数据PLD3。触发器314可以通过在第四分频选通信号QBDQS的上升沿串行锁存接收到的第四、第八、第十二和第十六输入数据IN_D<4,8,12,16>来生成第四预锁存数据PLD4。

锁存数据输出电路320可以被现为触发器(F/F)321、322、323和324。触发器321可以在第二分频选通信号QDQS的上升沿锁存接收到的第一预锁存数据PLD1，并且可以输出锁存的第一预锁存数据PLD1作为第一锁存数据LD1。触发器322可以在第二分频选通信号QDQS的上升沿锁存接收到的第二预锁存数据PLD2，并且可以输出锁存的第二预锁存数据PLD2作为第二锁存数据LD2。触发器323可以在第四分频选通信号QBDQS的上升沿锁存接收到的第三预锁存数据PLD3，并且可以输出锁存的第三预锁存数据PLD3作为第三锁存数据LD3。触发器324可以在第四分频选通信号QBDQS的上升沿锁存接收到的第四预锁存数据PLD4，并且可以输出锁存的第四预锁存数据PLD4作为第四锁存数据LD4。

图9是示出根据本公开的实施方式的图7中的示例写入对齐电路的框图。如图9所示，写入对齐电路272可以包括对齐数据生成电路(AD GEN)410和写入数据生成电路(WDGEN)420。

对齐数据生成电路410可以同步于第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3而对齐第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4中包括的比特位。对齐数据生成电路410可以同步于第一内部选通信号DDQS1、第二内部选通信号DDQS2和第三内部选通信号DDQS3而从对齐的第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4生成第一对齐数据AD1<1:8>和第二对齐数据AD2<1:8>。

写入数据生成电路420可以同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平从第一对齐数据AD1<1:8>和第二对齐数据AD2<1:8>生成第一写入数据WD1<1:8>和第二写入数据WD2<1:8>。写入数据生成电路420可以在第一操作模式中同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平从第一对齐数据AD1<1:8>和第二对齐数据AD2<1:8>生成第一写入数据WD1<1:8>和第二写入数据WD2<1:8>。写入数据生成电路420可以在第二操作模式中同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平从第一对齐数据AD1<1:8>生成第一写入数据WD1<1:8>和第二写入数据WD2<1:8>。

图10是示出根据本公开的实施方式的图9中示出的示例对齐数据生成电路的框图。如图10所示，对齐数据生成电路410可以包括第一对齐数据生成电路(第一AD GEN)411和第二对齐数据生成电路(第二AD GEN)412。

第一对齐数据生成电路411可以同步于第一内部选通信号DDQS1而接收第一锁存数据LD1和第二锁存数据LD2。第一对齐数据生成电路411可以同步于第二内部选通信号DDQS2和第三内部选通信号DDQS3而从第一锁存数据LD1和第二锁存数据LD2生成第一对齐数据的第一至第四比特位AD1<1:4>和第二对齐数据的第一至第四比特位AD2<1:4>。

第二对齐数据生成电路412可以同步于第一内部选通信号DDQSl而接收第三锁存数据LD3和第四锁存数据LD4。第二对齐数据生成电路412可以同步于第二内部选通信号DDQS2和第三内部选通信号DDQS3而从第三锁存数据LD3和第四锁存数据LD4生成第一对齐数据的第五至第八比特位AD1<5:8>和第二对齐数据的第五至第八比特位AD2<5:8>。

图11是示出根据本公开的实施方式的图10中示出的示例第一对齐数据生成电路的框图。如图11所示，第一对齐数据生成电路411可以包括第一锁存器(LC)411_1、第二锁存器(LC)411_2、第三锁存器(LC)411_3、第四锁存器(LC)411_4和第五锁存器(LC)411_5。

第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第一锁存数据LD1来生成第一预对齐数据PAD1。第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第二锁存数据LD2来生成第二预对齐数据PAD2。

第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第一预对齐数据PAD1来生成第一对齐数据的第一比特位AD1<1>。第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第二预对齐数据PAD2来生成第一对齐数据的第二比特位AD1<2>。

第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第一预对齐数据PAD1来生成第二对齐数据的第一比特位AD2<1>。第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第二预对齐数据PAD2来生成第二对齐数据的第二比特位AD2<2>。

第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第一锁存数据LD1来生成第一对齐数据的第三比特位AD1<3>。第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第二锁存数据LD2来生成第一对齐数据的第四比特位AD1<4>。

第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第一锁存数据LD1来生成第二对齐数据的第三比特位AD2<3>。第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第二锁存数据LD2来生成第二对齐数据的第四比特位AD2<4>。

图12是示出根据本公开的实施方式的图10中示出的示例第二对齐数据生成电路的框图。如图12所示，第二对齐数据生成电路412可以包括第六锁存器(LC)412_1、第七锁存器(LC)412_2、第八锁存器(LC)412_3、第九锁存器(LC)412_4和第十锁存器(LC)412_5。

第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第三锁存数据LD3来生成第三预对齐数据PAD3。第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第四锁存数据LD4来生成第四预对齐数据PAD4。

第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第三预对齐数据PAD3来生成第一对齐数据的第五比特位AD1<5>。第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第四预对齐数据PAD4来生成第一对齐数据的第六比特位AD1<6>。

第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第三预对齐数据PAD3来生成第二对齐数据的第五比特位AD2<5>。第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第四预对齐数据PAD4来生成第二对齐数据的第六比特位AD2<6>。

第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第三锁存数据LD3来生成第一对齐数据的第七比特位AD1<7>。第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第四锁存数据LD4来生成第一对齐数据的第八比特位AD1<8>。

第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第三锁存数据LD3来生成第二对齐数据的第七比特位AD2<7>。第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第四锁存数据LD4来生成第二对齐数据的第八比特位AD2<8>。

图13是示出根据本公开的实施方式的图9中示出的示例写入数据生成电路的框图。如图13所示，写入数据生成电路420可以包括第一写入数据生成电路(第一WD GEN)421和第二写入数据生成电路(第二WD GEN)422。

第一写入数据生成电路421可以从第一对齐数据的第一至第四比特位AD1<1:4>和第二对齐数据的第一至第四比特位AD2<1:4>分别生成第一写入数据的第一至第四比特位WD1<1:4>和第二写入数据的第一至第四比特位WD2<1:4>。这些比特位可以在第一操作模式或第二操作模式中同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平来生成。

第二写入数据生成电路422可以从第一对齐数据的第五至第八比特位AD1<5:8>和第二对齐数据的第五至第八比特位AD2<5:8>分别生成第一写入数据的第五至第八比特位WD1<5:8>和第二写入数据的第五至第八比特位WD2<5:8>。这些比特位可以在第一操作模式或第二操作模式中同步于锁存时钟WL而基于突发使能信号BCEN的逻辑电平来生成。

图14是示出根据本公开的实施方式的图13中示出的示例第一写入数据生成电路的框图。如图14所示，第一写入数据生成电路421可以包括第十一锁存器(LC)421_1、第一选择传递电路(MUX)421_2、第十二锁存器(LC)421_3和第二选择传递电路(MUX)421_4。

第十一锁存器421_1可以通过同步于锁存时钟WL而锁存第一对齐数据的第一和第二比特位AD1<1:2>来生成第一写入数据的第一和第二比特位WD1<1:2>。第十一锁存器421_1可以通过同步于锁存时钟WL而锁存第一对齐数据的第一和第二比特位AD1<1:2>来生成第一预写入数据的第一和第二比特位PWD1<1:2>。

第一选择传递电路421_2可以在第一操作模式中在突发使能信号BCEN的电平被禁止而为逻辑低电平时从第二对齐数据的第一和第二比特位AD2<1:2>生成第二写入数据的第一和第二比特位WD2<1:2>。第一选择传递电路421_2可以在第二操作模式中在突发使能信号BCEN的电平被使能为逻辑高电平时从第一预写入数据的第一和第二比特位PWD1<1:2>生成第二写入数据的第一和第二比特位WD2<1:2>。

第十二锁存器421_3可以通过同步于锁存时钟WL而锁存第一对齐数据的第三和第四比特位AD1<3:4>来生成第一写入数据的第三和第四比特位WD1<3:4>。第十二锁存器421_3可以通过同步于锁存时钟WL而锁存第一对齐数据的第三和第四比特位AD1<3:4>来生成第一预写入数据的第三和第四比特位PWD1<3:4>。

第二选择传递电路421_4可以在第一操作模式中在突发使能信号BCEN的电平被禁止而为逻辑低电平时从第二对齐数据的第三和第四比特位AD2<3:4>生成第二写入数据的第三和第四比特位WD2<3:4>。第二选择传递电路421_4可以在第二操作模式中在突发使能信号BCEN的电平被使能为逻辑高电平时从第一预写入数据的第三和第四比特位PWD1<3:4>生成第二写入数据的第三和第四比特位WD2<3:4>。

图15是示出根据本公开的实施方式的图13中示出的示例第二写入数据生成电路的框图。如图15所示，第二写入数据生成电路422可以包括第十三锁存器(LC)422_1、第三选择传递电路(MUX)422_2、第十四锁存器(LC)422_3和第四选择传递电路(MUX)422_4。

第十三锁存器422_1可以通过同步于锁存时钟WL而锁存第一对齐数据的第五和第六比特位AD1<5:6>来生成第一写入数据的第五和第六比特位WD1<5:6>。第十三锁存器422_1可以通过同步于锁存时钟WL而锁存第一对齐数据的第五和第六比特位AD1<5:6>来生成第二预写入数据的第一和第二比特位PWD2<1:2>。

第三选择传递电路422_2可以在第一操作模式中在突发使能信号BCEN的电平被禁止而为逻辑低电平时从第二对齐数据的第五和第六比特位AD2<5:6>生成第二写入数据的第五和第六比特位WD2<5:6>。第三选择传递电路422_2可以在第二操作模式中在突发使能信号BCEN的电平被使能为逻辑高电平时从第二预写入数据的第一和第二比特位PWD2<1:2>生成第二写入数据的第五和第六比特位WD2<5:6>。

第十四锁存器422_3可以通过同步于锁存时钟WL而锁存第一对齐数据的第七和第八比特位AD1<7:8>来生成第一写入数据的第七和第八比特位WD1<7:8>。第十四锁存器422_3可以通过同步于锁存时钟WL而锁存第一对齐数据的第七和第八比特位AD1<7:8>来生成第二预写入数据的第三和第四比特位PWD2<3:4>。

第四选择传递电路422_4可以在第一操作模式中在突发使能信号BCEN的电平被禁止而为逻辑低电平时从第二对齐数据的第七和第八比特位AD2<7:8>生成第二写入数据的第七和第八比特位WD2<7:8>。第四选择传递电路422_4可以在第二操作模式中在突发使能信号BCEN的电平被使能为逻辑高电平时从第二预写入数据的第三和第四比特位PWD2<3:4>生成第二写入数据的第七和第八比特位WD2<7:8>。

图16是示出根据本公开的实施方式的图7中示出的示例内部数据生成电路的框图。如图16所示，内部数据生成电路273可以包括第十五锁存器(LC)273_1和第十六锁存器(LC)273_2。

第十五锁存器273_1可以通过同步于数据脉冲信号DSP而锁存第一写入数据WD1<1:8>来生成第一至第八内部数据ID<1:8>。

第十六锁存器273_2可以通过同步于数据脉冲信号DSP而锁存第二写入数据WD2<1:8>来生成第九至第十六内部数据ID<9:16>。

参照图17至图19描述根据本公开的实施方式的半导体系统的数据对齐操作，而以连续执行第一动作模式和第二动作模式的情况为例进行如下描述。

图17是描述根据本公开实施方式的半导体系统的示例数据对齐操作的时序图。

当连续执行第一操作模式和第二操作模式时从第一至第十六输入数据IN_D<1:16>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4的操作参照图17描述如下。

输入选通信号IN_DQS被触发用于仅在数据被输入的区间内选通输入数据。在第一操作模式中，可以将输入数据的长度设置为突发长度16(BL16)，并且串行接收第一至第十六输入数据IN_D<1:16>。

在时间T21，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第一分频选通信号IDQS。

预锁存数据生成电路310可以通过在第一分频选通信号IDQS的上升沿锁存接收到的第一输入数据IN_D<1>来生成第一预锁存数据PLD1。

在时间T22，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第二分频选通信号QDQS。

预锁存数据生成电路310可以通过在第二分频选通信号QDQS的上升沿锁存接收到的第二输入数据IN_D<2>来生成第二预锁存数据PLD2。

锁存数据输出电路320可以在第二分频选通信号QDQS的上升沿锁存接收到的第一预锁存数据PLD1，并且可以输出锁存的第一预锁存数据PLD1作为第一锁存数据LD1。锁存数据输出电路320可以在第二分频选通信号QDQS的上升沿锁存接收到的第二预锁存数据PLD2，并且可以输出锁存的第二预锁存数据PLD2作为第二锁存数据LD2。

在时间T23，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第三分频选通信号IBDQS。

预锁存数据生成电路310可以通过在第三分频选通信号IBDQS的上升沿锁存接收到的第三输入数据IN_D<3>来生成第三预锁存数据PLD3。

在时间T24，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第四分频选通信号QBDQS。

预锁存数据生成电路310可以通过在第四分频选通信号QBDQS的上升沿锁存接收到的第四输入数据IN_D<4>来生成第四预锁存数据PLD4。

锁存数据输出电路320可以在第四分频选通信号QBDQS的上升沿锁存接收到的第三预锁存数据PLD3，并且可以输出锁存的第三预锁存数据PLD3作为第三锁存数据LD3。锁存数据输出电路320可以在第四分频选通信号QBDQS的上升沿锁存接收到的第四预锁存数据PLD4，并且可以输出锁存的第四预锁存数据PLD4作为第四锁存数据LD4。

此后，从第五至第十六输入数据IN_D<5:16>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4的操作与从第一至第四输入数据IN_D<1:4>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4的操作相同，因此省略其详细描述。

在第二操作模式中，可以将输入数据的长度设置为突发长度8(BL8)，并且在第十六输入数据IN_D<16>在第一操作模式中被接收之后第一至第八输入数据IN_D<1:8>被串行接收。

在时间T25，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第一分频选通信号IDQS。

预锁存数据生成电路310可以通过在第一分频选通信号IDQS的上升沿锁存接收到的第一输入数据IN_D<1>来生成第一预锁存数据PLD1。

在时间T26，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第二分频选通信号QDQS。

预锁存数据生成电路310可以通过在第二分频选通信号QDQS的上升沿锁存接收到的第二输入数据IN_D<2>来生成第二预锁存数据PLD2。

锁存数据输出电路320可以在第二分频选通信号QDQS的上升沿锁存接收到的第一预锁存数据PLD1，并且可以输出锁存的第一预锁存数据PLD1作为第一锁存数据LD1。锁存数据输出电路320可以在第二分频选通信号QDQS的上升沿锁存接收到的第二预锁存数据PLD2，并且可以输出锁存的第二预锁存数据PLD2作为第二锁存数据LD2。

在时间T27，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第三分频选通信号IBDQS。

预锁存数据生成电路310可以通过在第三分频选通信号IBDQS的上升沿锁存接收到的第三输入数据IN_D<3>来生成第三预锁存数据PLD3。

在时间T28，分频选通信号生成电路251可以通过对输入选通信号IN_DQS的频率进行分频来生成第四分频选通信号QBDQS。

预锁存数据生成电路310可以通过在第四分频选通信号QBDQS的上升沿锁存接收到的第四输入数据IN_D<4>来生成第四预锁存数据PLD4。

锁存数据输出电路320可以在第四分频选通信号QBDQS的上升沿锁存接收到的第三预锁存数据PLD3，并且可以输出锁存的第三预锁存数据PLD3作为第三锁存数据LD3。锁存数据输出电路320可以在第四分频选通信号QBDQS的上升沿锁存接收到的第四预锁存数据PLD4，并且可以输出锁存的第四预锁存数据PLD4作为第四锁存数据LD4。

此后，从第五至第八输入数据IN_D<5:8>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4的操作与从第一至第四输入数据IN_D<1:4>生成第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4的操作相同，因此省略其详细描述.

图18是描述根据本公开实施方式的半导体系统的示例数据对齐操作的时序图。

当连续执行第一操作模式和第二操作模式时从第一锁存数据LD1、第二锁存数据LD2、第三锁存数据LD3和第四锁存数据LD4生成第一对齐数据AD1<1:8>和第二对齐数据AD2<1:8>的操作参照图18如下描述。

在时间T31，内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成第一内部选通信号DDQS1。时间T31可以与参照图17描述的时间T24是相同的时间。

第一对齐数据生成电路411的第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第一锁存数据LD1来生成第一预对齐数据PAD1。第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第二锁存数据LD2来生成第二预对齐数据PAD2。

第二对齐数据生成电路412的第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第三锁存数据LD3来生成第三预对齐数据PAD3。第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第四锁存数据LD4来生成第四预对齐数据PAD4。

在时间T32，内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成第二内部选通信号DDQS2。时间T32可以是生成第四分频选通信号QBDQS的第二脉冲的时间。

第一对齐数据生成电路411的第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第一预对齐数据PAD1来生成第一对齐数据的第一比特位AD1<1>。第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第二预对齐数据PAD2来生成第一对齐数据的第二比特位AD1<2>。第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第一锁存数据LD1来生成第一对齐数据的第三比特位AD1<3>。第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第二锁存数据LD2来生成第一对齐数据的第四比特位AD1<4>。

第二对齐数据生成电路412的第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第三预对齐数据PAD3来生成第一对齐数据的第五比特位AD1<5>。第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第四预对齐数据PAD4来生成第一对齐数据的第六比特位AD1<6>。第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第三锁存数据LD3来生成第一对齐数据的第七比特位AD1<7>。第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第四锁存数据LD4来生成第一对齐数据的第八比特位AD1<8>。

在时间T32生成的第一对齐数据AD1<1:8>可以从在第一操作模式中串行接收的第一至第八输入数据IN_D<1:8>生成。

在时间T33，内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成第一内部选通信号DDQS1。时间T33可以是生成第四分频选通信号QBDQS的第三脉冲的时间。

第一对齐数据生成电路411的第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第一锁存数据LD1来生成第一预对齐数据PAD1。第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第二锁存数据LD2来生成第二预对齐数据PAD2。

第二对齐数据生成电路412的第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第三锁存数据LD3来生成第三预对齐数据PAD3。第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第四锁存数据LD4来生成第四预对齐数据PAD4。

在时间T34，内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成第三内部选通信号DDQS3。时间T34可被设置为生成第四分频选通信号QBDQS的第四脉冲的时间。

第一对齐数据生成电路411的第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第一预对齐数据PAD1来生成第二对齐数据的第一比特位AD2<1>。第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第二预对齐数据PAD2来生成第二对齐数据的第二比特位AD2<2>。第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第一锁存数据LD1来生成第二对齐数据的第三比特位AD2<3>。第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第二锁存数据LD2来生成第二对齐数据的第四比特位AD2<4>。

第二对齐数据生成电路412的第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第三预对齐数据PAD3来生成第二对齐数据的第五比特位AD2<5>。第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第四预对齐数据PAD4来生成第二对齐数据的第六比特位AD2<6>。第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第三锁存数据LD3来生成第二对齐数据的第七比特位AD2<7>。第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第四锁存数据LD4来生成第二对齐数据的第八比特位AD2<8>。

在时间T34生成的第二对齐数据AD2<1:8>可以从在第一操作模式中串行接收的第九至第十六输入数据IN_D<9:16>生成。

在时间T35，内部选通信号生成电路252可以基于第二分频选通信号QDQS和第四分频选通信号QBDQS生成第一内部选通信号DDQS1。时间T35可以是生成第四分频选通信号QBDQS的第五脉冲的时间。

第一对齐数据生成电路411的第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第一锁存数据LD1来生成第一预对齐数据PAD1。第一锁存器411_1可以通过同步于第一内部选通信号DDQS1而锁存第二锁存数据LD2来生成第二预对齐数据PAD2。

第二对齐数据生成电路412的第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第三锁存数据LD3来生成第三预对齐数据PAD3。第六锁存器412_1可以通过同步于第一内部选通信号DDQS1而锁存第四锁存数据LD4来生成第四预对齐数据PAD4。

在时间T36，内部选通信号生成电路252可以基于未切换的第二分频选通信号QDQS和第四分频选通信号QBDQS同时生成第二内部选通信号DDQS2和第三内部选通信号DDQS3。

第一对齐数据生成电路411的第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第一预对齐数据PAD1来生成第一对齐数据的第一比特位AD1<1>。第二锁存器411_2可以通过同步于第二内部选通信号DDQS2而锁存第二预对齐数据PAD2来生成第一对齐数据的第二比特位AD1<2>。

在T36，第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第一预对齐数据PAD1来生成第二对齐数据的第一比特位AD2<1>。在T36，第三锁存器411_3可以通过同步于第三内部选通信号DDQS3而锁存第二预对齐数据PAD2来生成第二对齐数据的第二比特位AD2<2>。

第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第一锁存数据LD1来生成第一对齐数据的第三比特位AD1<3>。第四锁存器411_4可以通过同步于第二内部选通信号DDQS2而锁存第二锁存数据LD2来生成第一对齐数据的第四比特位AD1<4>。

第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第一锁存数据LD1来生成第二对齐数据的第三比特位AD2<3>。第五锁存器411_5可以通过同步于第三内部选通信号DDQS3而锁存第二锁存数据LD2来生成第二对齐数据的第四比特位AD2<4>。

第二对齐数据生成电路412的第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第三预对齐数据PAD3来生成第一对齐数据的第五比特位AD1<5>。第七锁存器412_2可以通过同步于第二内部选通信号DDQS2而锁存第四预对齐数据PAD4来生成第一对齐数据的第六比特位AD1<6>。

第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第三预对齐数据PAD3来生成第二对齐数据的第五比特位AD2<5>。第八锁存器412_3可以通过同步于第三内部选通信号DDQS3而锁存第四预对齐数据PAD4来生成第二对齐数据的第六比特位AD2<6>。

第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第三锁存数据LD3来生成第一对齐数据的第七比特位AD1<7>。第九锁存器412_4可以通过同步于第二内部选通信号DDQS2而锁存第四锁存数据LD4来生成第一对齐数据的第八比特位AD1<8>。

第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第三锁存数据LD3来生成第二对齐数据的第七比特位AD2<7>。第十锁存器412_5可以通过同步于第三内部选通信号DDQS3而锁存第四锁存数据LD4来生成第二对齐数据的第八比特位AD2<8>。

在时间T36生成的第一对齐数据AD1<1:8>和第二对齐数据AD2<1:8>可以从在第二种操作模式中串行接收到的第一至第八输入数据IN_D<1:8>生成。

图19是描述根据本公开的实施方式的示例数据对齐操作的时序图。

图19的时序图示出了锁存时钟WL、数据脉冲信号DSP、突发使能信号BCEN、第一写入数据WD1的八个比特位、第二写入数据WD2的八个比特位和内部数据ID的十六个比特位。

在时间T41之前，锁存时钟WL处于逻辑低状态，数据脉冲信号DSP处于逻辑低状态，并且突发使能信号BCEN处于逻辑低状态以指示16比特位突发操作。

在时间T41，锁存时钟WL切换到逻辑高状态。最初作为16比特位DATA被串行接收到的第一写入数据和第二写入数据WD1和WD2通过写入对齐电路272被对齐作为第一写入数据和第二写入数据WD1和WD2并且被锁存。第一写入数据和第二写入数据WD1和WD2通过锁存时钟WL锁存并且被输出到内部数据生成电路273。

在时间T42，锁存时钟WL切换到逻辑低状态。

在时间T43，数据脉冲信号DSP生效(asserted)为逻辑高状态。这使得内部数据生成电路273能够锁存来自写入对齐电路272的WD1的八个比特位和WD2的八个比特位以输出16比特位的内部数据ID<1:16>。现在可以将16比特位的内部数据ID<1:16>写入存储器件，诸如核心电路280。

在时间T44，数据脉冲信号DSP失效(deasserted)为逻辑低状态。

在时间T45，突发使能信号BCEN生效为逻辑高状态以指示8比特位突发操作，并且锁存时钟WL切换到逻辑高状态。因此，下一组第一写入数据和第二写入数据WD1和WD2被写入对齐电路272锁存并且被提供给内部数据生成电路273。

在时间T46，锁存时钟WL切换到逻辑低状态。

在时间T47，数据脉冲信号DSP生效为逻辑高状态。这使得内部数据生成电路273能够锁存WD1<1:8>的八个比特位和WD2<1:8>的八个比特位以输出16比特位的内部数据ID<1:16>。

在时间T48，数据脉冲信号DSP失效为逻辑低状态。

因此，示例操作的图19的时序图示出了由执行数据对齐操作的数据对齐电路生成的写入数据使得在连续执行第一操作模式和第二操作模式时写入数据具有相同的数据窗口。这可以允许通过生成写入数据使得在连续执行第一操作模式和第二操作模式时写入数据具有相同的数据窗口来确保跨域操作的时间裕度。

图20是示出根据本公开的实施方式的示例电子系统的框图。如图20所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以通过使用接口协议来传送信号，诸如例如多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、外围部件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行连接SCSI(SAS)、以及通用串行总线(USB)等。

半导体系统1200可以包括控制器1300和一个或更多个半导体器件1400。控制器1300可以控制半导体器件1400的操作。每个半导体器件1400可以生成由执行数据对齐操作的数据对齐电路生成的写入数据，使得在连续执行第一操作模式和第二操作模式时写入数据具有相同的数据窗口。每个半导体器件1400可以通过生成在执行数据对齐操作的数据对齐电路中生成的写入数据使得在连续执行第一操作模式和第二操作模式时写入数据具有相同的数据窗口来确保跨域操作的时间裕度。

控制器1300可以被实现为图1所示的控制器10。一个或更多个半导体器件1400可以被实现为图1所示的半导体器件20。根据实施方式，半导体器件20可以使用例如动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)、以及铁电随机存取存储器(FRAM)等中的一种或更多种来实现。