半导体结构及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

传统封装工艺把各种有源器件和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装系统越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术，例如系统级封装(System In a Package，简称SIP)运用硅通孔(Through-Silicon Via，简称TSV)技术和空腔结构将不同衬底上不同功能的半导体器件集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了半导体器件占用的面积并增加了其可靠性，因此，如何优化三维异构封装技术的工艺成为该产业未来发展的方向。

基于空腔结构的三维异构技术，往往需要在空腔内形成多个导电柱。这样，能够使得埋置在空腔内的半导体器件与导电柱电连接，进而能够将不同半导体器件通过导电柱实现电连接；或者，半导体器件通过导电柱进行散热或接地。其中，半导体器件与导电柱必须接触。然而，形成空腔及导电柱的工艺条件的精度不易控制，导致导电柱与半导体器件接触的表面不平整，降低电性效果；且制作导电柱的工艺步骤较多、难度较大，导致工艺成本较大。

发明内容

有鉴于此，本发明实施例提供的半导体结构及其制作方法能够提高导电柱与半导体器件的电性接触效果，且降低半导体结构的工艺难度和成本。

为达到上述目的，本发明的技术方案是这样实现的：

一方面，本发明实施例提供了一种半导体结构的制作方法，所述制作方法包括：提供第一衬底。在所述第一衬底表面形成至少一个凹槽。在所述至少一个凹槽内填充导电材料，形成多个导电柱。沿所述导电柱延伸方向，在所述导电柱的相对两端中的至少一端所在结构中形成第一空腔，所述第一空腔暴露所述导电柱的端面。在所述第一空腔中形成第一半导体器件，所述第一半导体器件与所述导电柱电连接。

在一些示例中，所述在所述导电柱的相对两端中的至少一端所在结构中形成第一空腔，包括：在所述第一衬底的所述凹槽开口所在表面形成第一半导体层，并在所述第一半导体层上形成所述第一空腔。

在一些示例中，所述在所述导电柱的相对两端中的至少一端所在结构中形成第一空腔，包括：

所述第一衬底的远离所述凹槽开口所在表面的一侧表面与所述凹槽底部所在平面之间的间距大于或等于所述半导体器件的厚度，在所述第一衬底远离所述凹槽开口所在表面的一侧表面形成所述第一空腔。或者，所述第一衬底的远离所述凹槽开口所在表面的一侧表面与所述凹槽底部所在平面之间的间距小于所述半导体器件的厚度，在所述第一衬底的远离所述凹槽开口所在表面的一侧表面形成第二半导体层，形成贯穿所述所述第二半导体层且延伸至所述导电柱的端面的所述第一空腔。

在一些示例中，所述第一衬底包括第一表面和第二表面，所述第一表面形成所述凹槽。在所述第二表面形成所述第一空腔之前，在所述第一表面键合支撑层。在所述第二表面形成所述第一空腔之后，去除所述支撑层。

在一些示例中，所述第一衬底包括第一表面和第二表面，所述第一表面形成所述凹槽。在所述凹槽内形成所述导电柱后，在所述第一表面形成所述第一半导体层。减薄所述第一衬底远离所述第一表面的一侧，至暴露所述导电柱靠近所述第一衬底的第二表面的端面。在所述第一半导体层远离所述第一衬底的一侧表面形成所述第一空腔。

在一些示例中，所述制作方法还包括：在所述第一衬底被减薄的表面形成第三半导体层，并在所述第三半导体层上形成第二空腔；所述第二空腔的底部暴露所述导电柱靠近所述第一衬底的第一表面的端面。在所述第二空腔中形成第二半导体器件，所述第二半导体器件与所述导电柱电连接。

在一些示例中，所述多个导电柱包括多组，一组所述导电柱的高度相同；不同组所述导电柱的高度相同或不同。所述第一空腔包括多个，一个所述第一空腔的底部所在平面与所述一组导电柱靠近所述第一空腔的端面大致齐平。

本发明实施例提供的半导体结构的制作方法，在第一衬底的一侧表面形成至少一个凹槽，以及在至少一个凹槽内形成至少一个导电柱后，此时导电柱的一个端面与第一衬底的一侧表面大致齐平。通过判断凹槽底部所在平面(即导电柱沿其延伸方向的另一端面)与第一衬底的远离凹槽开口所在表面的一侧表面之间的间距，和第一半导体器件的厚度的大小关系，来判断在导电柱的另一端所在结构通过后续工艺设置第一空腔或是在凹槽开口所在的第一衬底的表面通过后续工艺设置第一空腔。这样，形成的导电柱可以直接与后续在第一空腔内形成的第一半导体器件电连接，不需要先做较深的凹槽和较高的导电柱，然后在后续工艺中去除多余高度的导电柱，从而，降低导电柱和第一空腔的工艺步骤和成本，并且，避免因去除多余长度的导电柱过程中的工艺条件导致导电柱端面不平整的问题，进而降低导电柱与第一半导体器件的不良的电性连接效果的几率。

另一方面，本发明实施例提供了一种半导体结构。半导体结构包括半导体基底结构、第一半导体器件和至少一个导电柱。第一半导体器件部分贯穿所述半导体基底结构。至少一个导电柱部分贯穿所述半导体基底结构，具有沿所述导电柱延伸方向相对设置的第一端面和第二端面；所述第一端面与所述半导体基底结构远离所述第一半导体器件的表面基本齐平，所述第二端面与所述第一半导体器件接触且电连接。

在一些示例中，所述半导体基底结构包括第一基底；或者，所述半导体基底结构包括沿所述导电柱延伸方向层叠设置的第一基底和半导体层。

在一些示例中，所述半导体基底结构包括沿所述导电柱延伸方向层叠设置的所述第一基底和第一半导体层，所述导电柱贯穿所述第一基底，所述第一半导体器件贯穿所述第一半导体层；或者，所述半导体基底结构包括沿所述导电柱延伸方向层叠设置的第一基底和第二半导体层，所述导电柱贯穿所述第一基底，所述第一半导体器件贯穿所述第二半导体层且部分贯穿所述第一基底。

在一些示例中，所述半导体结构还包括第二半导体器件和第三半导体层；第二半导体器件贯穿所述第三半导体层；所述第三半导体层与所述半导体基底结构沿所述导电柱延伸方向层叠设置；所述导电柱的第二端面与所述第二半导体器件接触且电连接。

在一些示例中，所述第一半导体器件远离所述导电柱的表面与所述半导体基底结构远离所述导电柱的表面基本齐平；和/或，所述第二半导体器件远离所述导电柱的表面与所述第三半导体层远离所述导电柱的表面基本齐平。

在一些示例中，多个所述导电柱包括多组，一组所述导电柱的高度相同；不同组的所述导电柱的高度相同或不同。

在一些示例中，半导体结构还包括至少一个绝缘层，所述至少一个绝缘层中的一个包覆一个所述导电柱的侧壁。

本发明实施例提供的半导体结构中，导电柱与第一半导体器件沿导电柱延伸方向(即半导体基底结构厚度方向)依次排列设置，其中，至少一个导电柱部分贯穿半导体基底结构，导电柱的高度小于半导体基底结构的厚度；并且，第一半导体器件部分贯穿半导体基底结构，且与至少一个导电柱接触且电连接。这样，第一半导体器件能够稳定嵌设于半导体基底结构中，实现与导电柱的良好的接触和稳定的电性连接的效果。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为本发明一实施例提供的一种半导体结构的剖视图；

图2为本发明一实施例提供的另一种半导体结构的剖视图；

图3为本发明一实施例提供的又一种半导体结构的剖视图一；

图4为本发明一实施例提供的又一种半导体结构的剖视图二；

图5为本发明一实施例提供的又一种半导体结构的剖视图三；

图6为本发明一实施例提供的又一种半导体结构的剖视图四；

图7为本发明一实施例提供的又一种半导体结构的剖视图五；

图8为本发明实施例提供的一种半导体结构的制作方法的流程示意图；

图9为本发明实施例提供的另一种半导体结构的制作方法的流程示意图；

图10为本发明实施例提供的又一种半导体结构的制作方法的流程示意图；

图11为本发明实施例提供的一种半导体结构的制作过程中的结构剖面示意图；

图12为本发明实施例提供的另一种半导体结构的制作过程中的结构剖面示意图；

图13为本发明实施例提供的又一种半导体结构的制作过程中的结构剖面示意图一；

图14为本发明实施例提供的又一种半导体结构的制作过程中的结构剖面示意图二。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

由于传统封装工艺把各种有源器件和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装系统越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术(系统级封装SIP)运用TSV技术和空腔结构将不同衬底上不同功能的半导体器件集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了半导体器件占用的面积并增加了其可靠性，因此，如何优化三维异构封装技术的工艺成为该产业未来发展的方向。

基于空腔结构的三维异构技术，往往需要在空腔内形成多个导电柱。这样，能够使得埋置在空腔内的半导体器件与导电柱电连接，进而能够将不同半导体器件通过导电柱实现电连接；或者，半导体器件通过导电柱进行散热或接地。其中，半导体器件与导电柱必须接触。例如，形成空腔及导电柱的工艺过程为在一个基板上形成深度较深的凹槽，并在凹槽内形成初始导电柱，然后通过刻蚀去除初始导电柱的上半部分(剩余部分作为导电柱与半导体器件电连接)。这样刻蚀导电柱的工艺条件的精度不易控制，导致导电柱与半导体器件接触的表面不平整，降低电性连接效果；且较深的凹槽和填充在凹槽内的导电柱的形成工艺的步骤繁琐，也产生一些因冗余结构而增加的工艺步骤，导致工艺成本较大。

基于此，本发明实施例提供了一种半导体结构及其制作方法能够提高导电柱与半导体器件的电性连接效果，且降低半导体结构的工艺难度和成本。

在一些实施例中，如图1～图7所示，本申请提供一种半导体结构100。半导体结构100具有多个间隔设置的器件区10和包围器件区10的外围区20。器件区10用于设置功能器件。

以及，如图1所示，半导体结构100包括半导体基底结构110、第一半导体器件120和至少一个导电柱130。

半导体基底结构110可以是一层或多层材料堆叠的复合层，为后续制作导电柱130和第一半导体器件120提供支撑作用和实现连接的结构的制作空间。具体的半导体基底结构110的结构可根据实际需求设置，在此不做限制。示例的，半导体基底结构110采用的材料包括玻璃，石英，碳化硅，氧化硅等无机材料中的一种或多种，也可以是环氧树脂或聚氨酯等有机材料。

第一半导体器件120部分贯穿半导体基底结构110，且第一半导体器件120设置于器件区10。此处，半导体基底结构类似于“凹”形结构，半导体基底结构110位于器件区10的厚度H1小于其位于外围区20的厚度H2，第一半导体器件120贯穿半导体基底结构110位于器件区10的部分，以便于实现第一半导体器件120嵌设于半导体基底结构110中，与导电柱130稳定的接触且电连接。

示例的，第一半导体器件120包括传感器、变压器、集成电路和电容等电子元件中的一种或多种。

请继续参阅图1，至少一个导电柱130部分贯穿半导体基底结构110。导电柱130具有沿导电柱130延伸方向M相对设置的第一端面131和第二端面132。第一端面131与半导体基底结构110远离第一半导体器件120的表面基本齐平，第二端面132与第一半导体器件120接触且电连接。

可以理解的是，至少一个导电柱130的第二端面132与第一半导体器件120接触且电连接的情况包括，在导电柱130的第一端面131与半导体基底结构110远离第一半导体器件120的表面基本齐平的情况下，导电柱130的第二端面132可以与半导体基底结构110位于器件区10的部分的另一侧表面基本齐平(即半导体基底结构110另一侧表面的凹陷处的底面基本齐平)，第二端面132也可以与半导体基底结构110位于器件区10的部分的另一侧表面之间具有间距(即第二端面132凸出于半导体基底结构110另一侧表面的凹陷处的底面)，以保证导电柱130的第二端面132与第一半导体器件120的接触性良好。

示例的，导电柱130采用的材料包括铜。

上述半导体结构100中的至少一个导电柱130部分贯穿半导体基底结构110；并且，第一半导体器件120部分贯穿半导体基底结构110，且与至少一个导电柱130接触且电连接。这样，导电柱130与第一半导体器件120沿导电柱130延伸方向M(即半导体基底结构110厚度方向)排列设置，即导电柱130的高度(大致为图1中的H1)和第一半导体器件120的厚度H3之和，大致等于半导体基底结构110的厚度H2。其中，第一半导体器件120嵌设于半导体基底结构110中，实现与导电柱120稳定接触且电连接，达到良好的电性连接效果。

在一些示例中，如图1所示，多个导电柱130包括多组，一组导电柱130的高度相同。不同组的导电柱130的高度相同或不同。

示例的，如图1所示，多个导电柱130包括两组，一组导电柱130包括三个导电柱130，这一组中的导电柱130的高度相同。由于不同组导电柱130需电连接的半导体器件可能不同，不同的半导体器件的厚度也可能不同，可根据实际情况设置每组导电柱130的高度，以使得半导体器件部分贯穿半导体基底结构110的情况下与导电柱130紧密接触，保证半导体器件与导电柱130的良好的电性连接效果。

并且，请继续参阅图1，半导体结构100还包括至少一个绝缘层160，至少一个绝缘层160中的一个包覆一个导电柱130的侧壁。绝缘层160用于将导电柱130和半导体基底结构110绝缘，保证导电柱130良好的导电效果。

在一些示例中，半导体结构100包括位于导电柱130相对两端的其中一端的一个半导体器件。可以理解的是，由于半导体结构100制作完成后，需要进行散热或与其他信号线电连接，因此，即使半导体结构100包括一个半导体器件，其内部的导电柱130沿其延伸方向M(参见图1)的两端面都需要暴露，这样，绝缘层160仅设置在导电柱130的侧壁。导电柱130的一端与第一半导体器件120电连接，另一端的连接结构在本示例中不做限制。

如图1～图3所示，半导体基底结构110包括第一基底111；或者，半导体基底结构110包括沿导电柱130延伸方向M层叠设置的第一基底111和半导体层112。

示例的，半导体层112采用的材料包括玻璃，石英，碳化硅，氧化硅，多晶硅等无机材料中的一种或多种，也可以是环氧树脂或聚氨酯等有机材料，还可以是用于实现谐振器功能的多层堆叠膜层的复合层。

示例性地，如图1所示，半导体基底结构110包括第一基底111，第一基底111包括位于器件区10的部分和位于外围区20的部分。导电柱130部分贯穿第一基底111，即第一基底111位于外围区20的部分厚度H2大于其位于器件区10的部分的厚度H1。导电柱130位于器件区10，且贯穿第一基底111位于器件区10的部分。这样，导电柱130的高度等于第一基底111位于器件区10的部分的厚度H1。并且，第一基底111位于器件区10的部分的厚度H1与其位于外围区20的部分的厚度H2差大于或等于第一半导体器件120的厚度H3。

示例的，请继续参阅图1，第一基底111的一侧表面与导电柱130的第一端面131大致齐平，且第一基底111的另一侧的表面与导电柱130的第二端面132之间的间距大于或等于第一半导体器件120的厚度H3，通过在第一基底111的一侧表面形成导电柱130后，在与该侧表面相对一侧表面形成类似连续延伸的“凹凸”形状，第一半导体器件120设置于凹陷区域。这样，无需在第一基底111上增加额外的半导体材料层，且无需对导电柱130的结构进行二次加工，就能实现第一半导体器件120稳定的位于第一基底111中，且与导电柱130的稳定连接。

又示例性地，如图2和图3所示，半导体基底结构110包括沿导电柱130延伸方向M层叠设置的第一基底111和半导体层112。

第一基底111包括位于器件区10的部分和位于外围区20的部分。半导体层112包括第一半导体层1121或第二半导体层1122。

示例的，如图2所示，半导体基底结构110包括沿导电柱130延伸方向M层叠设置的第一基底111和第一半导体层1121。

在第一基底111的一侧表面与导电柱130的一端面大致齐平，导电柱130贯穿第一基底111。此处，第一基底111的一侧表面与导电柱130的第一端面131大致齐平，第一基底111的另一侧面与导电柱130的第二端面132大致齐平，即第一基底111位于器件区10的部分的厚度H1与其位于外围区20的部分的厚度H2相等。这样，在第一基底111的一侧设置的第一半导体层1121，第一半导体器件120贯穿第一半导体层1121，即第一半导体器件120与导电柱130接触的表面，与第一半导体层1121与导电柱130接触的表面为同一表面。

或者，如图3所示，半导体基底结构110包括沿导电柱130延伸方向M层叠设置的第一基底111和第二半导体层1122。

在第一基底111的一侧表面与导电柱130的一端面大致齐平，且第一基底111的另一侧表面与导电柱130的另一端面之间的间距(即H2与H1的差值)小于第一半导体器件120的厚度H3。此处，第一基底111的一侧表面与导电柱130的第一端面131大致齐平，第一基底111的另一侧面与导电柱130的第二端面132之间的间距(即H2与H1的差值)小于第一半导体器件120的厚度H3，即位于外围区20的部分第一基底111的另一侧表面，相较于位于器件区10的部分第一基底111的另一侧表面更远离导电柱130的第二端面132。这样，导电柱130贯穿第一基底111位于器件区10的部分。第一半导体器件120贯穿第二半导体层1122且部分贯穿第一基底111。

上述第一半导体层1121和第二半导体层1122是基于导电柱130的第二端面132与其更靠近的第一基底111的一侧表面之间的间距大小(即H2与H1的差值)与半导体器件厚度的关系，判断在导电柱130的第一端面131或是第二端面132所在结构中设置第一半导体结构120。并不限制第一半导体层1121和第二半导体层1122的材料和结构类型(例如厚度和堆叠层数等)。例如，在导电柱的第二端面132与第一基底111的一侧表面大致齐平的情况下设置第一半导体层1121的厚度H3。在导电柱的第二端面132与第一基底111的一侧表面之间的间距大于0mm且小于半导体器件厚度的情况下设置第二半导体层1122，使得半导体器件能够嵌设于半导体基底结构110中。

在另一些示例中，半导体结构100包括位于导电柱130相对两端的两个半导体器件。例如，如图4～图6所示，位于导电柱130相对两端的第一半导体器件120和第二半导体器件140。导电柱130将第一半导体器件120和第二半导体器件140电连接，以实现信号传输。并且，半导体结构100还包括第三半导体层150，第三半导体层150为第二半导体器件140提供设置空间。

请继续参阅图4～图6，半导体结构100包括半导体基底结构110、第一半导体器件120、至少一个导电柱130、第二半导体器件140和第三半导体层150。

第二半导体器件140贯穿第三半导体层150。第三半导体层150与半导体基底结构110沿导电柱130延伸方向M层叠设置。如图4和图6所示，导电柱130的第一端面131与第二半导体器件140接触且电连接，导电柱130的第二端面132与第一半导体器件120接触且电连接。或者，如图5所示，导电柱130的第一端面131与第一半导体器件120接触且电连接，导电柱130的第二端面132与第二半导体器件140接触且电连接。

基于此，如图4～图6所示，第一半导体器件120远离导电柱130的表面与半导体基底结构110远离导电柱130的表面基本齐平；和/或，第二半导体器件140远离导电柱130的表面与第三半导体层150远离导电柱130的表面基本齐平。

示例一，如图4所示，第一半导体器件120远离导电柱130的表面与半导体基底结构110远离导电柱130的表面基本齐平。

例如，请继续参阅图4，半导体基底结构110包括第一基底111，第一半导体器件120远离导电柱130的表面与第一基底111远离导电柱130的表面基本齐平，导电柱130部分贯穿第一基底111。第一半导体器件120与导电柱130的第二端面132接触且电连接。以及，第三半导体层150设置于第一基底111的远离第一半导体器件120的一侧。第二半导体器件140贯穿第三半导体层160与导电柱130的第一端面131接触且电连接。

或者，如图5所示，半导体基底结构110包括第一基底111和第一半导体层1121。第一半导体器件120远离导电柱130的表面与第一半导体层1121远离导电柱130的表面基本齐平，导电柱130贯穿第一基底111。第三半导体层150设置于第一基底111的远离第一半导体器件120的一侧。第二半导体器件140贯穿第三半导体层160与导电柱130的第二端面132接触且电连接。

又或者，如图6所示，半导体基底结构110包括第一基底111和第二半导体层1122。第一半导体器件120远离导电柱130的表面与第二半导体层1122远离导电柱130的表面基本齐平，导电柱130部分贯穿第一基底111。第一半导体器件120与导电柱130的第二端面132接触且电连接。以及，第三半导体层150设置于第一基底111的远离第一半导体器件120的一侧。第二半导体器件140贯穿第三半导体层150与导电柱130的第一端面131接触且电连接。

这样，第一半导体器件120被第一半导体层1121或第二半导体层1122包围，在后续于第一半导体层1121或第二半导体层1122远离导电柱130的一侧形成封装层等工艺中，提供良好的支撑作用，有利于保护第一半导体器件120。

示例二，如图4～图6所示，第二半导体器件140远离导电柱130的表面与第三半导体层150远离导电柱130的表面基本齐平。

这样，第二半导体器件140被第三半导体层150包围，在后续于第三半导体层150远离导电柱130的一侧形成封装层等工艺中，提供良好的支撑作用，有利于保护第二半导体器件150。

示例三，如图4～图6所示，第一半导体器件120远离导电柱130的表面与半导体基底结构110远离导电柱130的表面基本齐平，且第二半导体器件140远离导电柱130的表面与第三半导体层150远离导电柱130的表面基本齐平。具体效果参见上述示例，有利于保护第一半导体器件120和第二半导体器件140，在此不再赘述。

如图8～图14所示，本申请还提供一种半导体结构100的制作方法。该制作方法包括S100～S700。

S100：如图8～图10、图11中的(a)、图12中的(a)、图13中的(a)和图14中的(a)所示，提供第一衬底210。可以理解的是，结合上述实施例中提供的半导体基底结构110，本示例提到的第一衬底210为未进行处理的基底。例如，第一衬底210为未处理过的第一基底111。

S200：如图8～图10、图11中的(b)、图12中的(b)、图13中的(b)和图14中的(b)所示，在第一衬底210表面形成至少一个凹槽211。示例的，第一衬底210包括第一表面212和第二表面213，第一表面212形成凹槽211。

示例的，采用刻蚀工艺在第一衬底210上形成至少一个凹槽211。至少一个凹槽211的深度可以相同，也可以不同。然后，在至少一个凹槽211中沉积绝缘材料，形成绝缘层(图中未示出)。

S300：如图8～图10、图11中的(c)、图12中的(c)、图13中的(c)和图14中的(c)所示，在至少一个凹槽211内填充导电材料，形成多个导电柱130。

例如，采用沉积工艺在至少一个凹槽211内填充导电材料，形成多个导电柱130后，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)工艺对导电柱130的端面进行处理，得到较为平整的端面，有利于提高后续导电柱130与半导体器件电连接效果。

在一些示例中，多个导电柱130包括多组，一组导电柱130的高度相同。不同组导电柱130的高度相同或不同。导电柱130的高度取决于凹槽211的深度。

需要说明的是，第一衬底210包括第一表面212和第二表面213，第一表面212形成凹槽211。如图12中的(d)所示，在第二表面213形成第一空腔220之前，且在形成多个导电柱130之后，制作方法还包括S310：在第一表面212键合支撑层230。

请继续参阅图12中的(d)，可以理解的是，第一表面212和支撑层230之间还设置有键合层240，键合层240能够保证第一衬底210与支撑层230的良好的粘合性，且在去除支撑层230的过程中，键合层240保护第一衬底210的第一表面212的结构和材料性质不被破坏。

S400：如图9和图10所示，沿导电柱130延伸方向，在导电柱130的相对两端中的至少一端所在结构中形成第一空腔220，第一空腔220暴露导电柱130的端面。

示例的，由于不同组导电柱130的高度相同或不同，此处，第一空腔220包括多个，多个第一空腔220的深度相同或不同，一个第一空腔220的底部所在平面与一组导电柱130靠近第一空腔220的端面大致齐平。可以理解的是，第一空腔220的深度与半导体器件的厚度相关。

在一些示例中，S400在导电柱130的相对两端中的至少一端所在结构中形成第一空腔220包括S410和/或S420。可以理解的是，在半导体结构100包括S410和S420的情况下，对S410和S420的先后顺序不做限制。

S410：如图9、图11中的(d)和图14中的(d)所示，在第一衬底210的凹槽211开口所在表面形成第一半导体层1121，并在第一半导体层1121上形成第一空腔220。此时，处理过的第一衬底210为上述示例(参见图2)中提到的半导体基底结构100包括第一基底111和第一半导体层1121的情况下的第一基底111。

示例的，S410还包括S411、S412和S413。

S411：如图11中的(d)和图14中的(d)所示，在凹槽211内形成导电柱130后，在第一表面212形成第一半导体层1121。

S412：如图11中的(e)和图14中的(e)所示，减薄第一衬底210远离第一表面212的一侧，至暴露导电柱130靠近第一衬底210的第二表面213的端面。

示例的，采用两次刻蚀工艺，先减薄第一衬底210远离第一表面212的一侧至暴露导电柱130的一端，然后可以去除导电柱130的端面的绝缘材料，以暴漏导电柱130，便于实现后续半导体器件与导电柱130的电连接。例如，采用CMP工艺去除导电柱130的端面的绝缘材料。

S413：如图11中的(f)和图14中的(f)所示，在第一半导体层1211远离第一衬底210的一侧表面形成第一空腔220。

S420：如图10和图12中的(b)～图12中的(g)所示，第一衬底210的远离凹槽211开口所在表面的一侧表面与凹槽211底部所在平面之间的间距大于或等于半导体器件的厚度，在第一衬底210远离凹槽211开口所在表面的一侧表面形成第一空腔220。

此时，处理过的第一衬底210为上述示例(参见图1)中提到的半导体基底结构100仅包括第一基底111的情况下的第一基底111。

示例的，如图12中的(b)所示，第一衬底210包括第一表面212和第二表面213，第一表面212形成凹槽211。如图12中的(c)所示，第二表面213与凹槽211底部所在平面之间的间距大于或等于半导体器件的厚度的情况下，在第二表面形成第一空腔220(参见图12中的(e))。

或者，第一衬底210的远离凹槽211开口所在表面的一侧表面与凹槽211底部所在平面之间的间距小于半导体器件的厚度，在第一衬底210的远离凹槽211开口所在表面的一侧表面形成第二半导体层1122，形成贯穿第二半导体层1122且延伸至导电柱130的端面的第一空腔220(图中未示出)。

此时，处理过的第一衬底210为上述示例(参见图3)中提到的半导体基底结构100包括第一基底111和第二半导体层1122的情况下的第一基底111。

示例的，第一衬底210包括第一表面212和第二表面213，第一表面212形成凹槽211。第二表面213与凹槽211底部所在平面之间的间距小于半导体器件的厚度的情况下，在第二表面213上形成第二半导体层1122，并在第二半导体1122中形成第一空腔220。第一空腔220贯穿第二半导体层1122且延伸至导电柱130的端面。即第一空腔220的底部所在平面，相较于第二表面213更靠近导电柱130。

上述第一半导体层1121和第二半导体层1122是基于导电柱130的第二端面132与其更靠近的第一基底111的一侧表面之间的间距大小与半导体器件厚度的关系，进行区分不同厚度的半导体材料的层结构，并不限制第一半导体层1121和第二半导体层1122的材料和结构类型。例如，在导电柱的第二端面132与第一基底111的一侧表面大致齐平的情况下设置第一半导体层1121的厚度H3。在导电柱的第二端面132与第一基底111的一侧表面之间的间距大于0mm且小于半导体器件厚度的情况下设置第二半导体层1122，使得半导体器件能够嵌设于半导体基底结构110中。

如图12中的(e)～图12中的(g)所示，上述在第二表面213形成第一空腔220之后，制作方法还包括S430：去除支撑层230。

S500：如图8、图11中的(g)、图12中的(f)和(g)，图13中的(f)和(g)以及图14中(g)所示，在第一空腔220中形成第一半导体器件120，第一半导体器件120与导电柱130电连接。

此外，在第一半导体器件120设置于第一空腔220后，在第一空腔220内填胶，以将第一半导体器件120固定在半导体基底结构110上。进而，在半导体结构100上的多个半导体器件进行固定后，进行封装，应用于电子设备中。

上述实施例提供的半导体结构的制作方法，在第一衬底210的一侧表面形成至少一个凹槽211，以及在至少一个凹槽211内形成至少一个导电柱130后，此时导电柱130的一个端面与第一衬底210的一侧表面大致齐平。通过判断凹槽211底部所在平面(即导电柱130沿其延伸方向的另一端面)与第一衬底210的远离凹槽211开口所在表面的一侧表面之间的间距，和第一半导体器件120的厚度H3的大小关系，来判断在导电柱130的另一端所在结构通过后续工艺(形成第一半导体层1121或第二半导体层1122)设置第一空腔220或是在凹槽211开口所在的第一衬底210的表面通过后续工艺(形成第一半导体层1121或第二半导体层1122)设置第一空腔。这样，形成的导电柱130可以直接与后续在第一空腔220内形成的第一半导体器件120电连接，不需要先做较深的凹槽和较高的导电柱，然后在后续工艺中去除多余高度的导电柱，从而，降低导电柱130和第一空腔220的工艺步骤和成本，并且，避免因去除多余长度的导电柱130过程中的工艺条件导致导电柱130端面不平整的问题，进而降低导电柱130与第一半导体器件120的不良的电性连接效果的几率。

在另一示例中，半导体结构100包括通过导电柱130电连接的两个半导体器件。基于上述示例提供的制作方法实现一个半导体器件的电连接后，制作方法还包括在第一衬底210的另一侧实现第二个半导体器件的电连接。

例如，上述示例提供的S410和S420也可以存在于同一个半导体结构100的制作过程中，得到的半导体结构参见图4～图6。具体制作过程可参见上述示例，在此不再赘述。可以理解的是，在半导体结构100包括S410和S420的情况下，对S410和S420的先后顺序不做限制。

又例如，将通过S410制作得到的两个半导体结构100进行反向对接，使得这两个半导体结构100中的导电柱130的第二端面132相接触且电连接，得到的半导体结构参见图7。具体制作过程可参见图14中的(a)～图14中的(h)，在此不再赘述。

又例如，如图9和图13中的(h)和(i)所示，制作方法包括S410的情况下，还包括S500、S600和S700。

S500采用的方法如上述示例所提供，在此不再赘述。

S600：如图9和图13中的(h)所示，在第一衬底210被减薄的表面形成第三半导体层150，并在第三半导体层150上形成第二空腔230。第二空腔230的底部暴露导电柱130靠近第一衬底210的端面。

示例的，第三半导体层150采用的材料包括玻璃，石英，碳化硅，氧化硅、多晶硅等无机材料中的一种或多种，也可以是环氧树脂或聚氨酯等有机材料，还可以是用于实现谐振器功能的多层堆叠膜层的复合层。

需要说明的是，第二空腔230暴露的导电柱130的端面，可以是在上述示例S412过程中通过CMP工艺去除绝缘层后得到，也可以在形成第二空腔230后，再去除导电柱130端面的绝缘材料，可根据实际工艺条件设置。

S700：如图9和图13中的(i)所示，在第二空腔230中形成第二半导体器件140，第二半导体器件140与导电柱130电连接。

上述实施例在已形成的导电柱130的基础上，进行第三半导体层150和第二半导体器件140的设置，也不需要去除导电柱130的部分高度，就能达到良好的接触和电连接效果。

需要说明的是，本发明提供的半导体结构的实施例与半导体结构的制作方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的半导体结构，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的半导体结构的制作方法可以不受本发明实施例提供的半导体结构的限制，任何能够形成本发明实施例所提供的半导体结构的制作方法所制备的半导体结构均在本发明保护的范围之内。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。