一种芯片封装打线方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种芯片封装打线方法。

背景技术

随着半导体芯片技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展，而半导体芯片封装不仅直接影响着半导体芯片、电子模块乃至整机的性能。现有的封装打线的工艺流程对静电的防护效果较差，静电放电易引起芯片的损坏，导致芯片的可靠性降低，进而影响半导体芯片的封装打线进程和半导体芯片的成品质量。因此，如何提高半导体芯片对静电的防护效果成为亟需解决的问题。

发明内容

本发明提供了一种芯片封装打线方法，以解决现有的封装打线流程对静电的防护效果较差的问题。

根据本发明的一方面，提供了一种芯片封装打线方法，包括：

对待封装的芯片进行防静电处理；

获取芯片的引脚位置和引脚数量；

根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合；

对封装完成的芯片进行静电放电测试。

可选的，对待封装的芯片进行防静电处理，包括：

通过静电消除装置消除操作人员所附带的静电；

消除芯片的处理环境中的静电；

通过清洁剂和清洁工具清洁芯片。

可选的，消除芯片的处理环境中的静电，包括：

将芯片置于无尘室中；

对无尘室的空气进行防静电处理；

清洁工作台，通过隔离工具将芯片与工作台进行隔离。

可选的，对无尘室的空气及工作台进行防静电处理，包括：

通过过滤器对空气中大于第一预设阈值的颗粒进行过滤，并将空气的相对湿度调节至第一预设区间。

可选的，清洁工作台，通过隔离工具将芯片与工作台进行隔离，包括：

清洁工作台，通过静电消散垫、防静电手套和无尘布将芯片与工作台进行隔离。

可选的，根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合，包括：

通过封装材料对芯片进行芯片封装；

根据芯片的引脚位置和引脚数量，对封装后的芯片进行金线键合。

可选的，通过封装材料对芯片进行芯片封装，包括：

通过导电性封装材料、防静电封装材料和防静电涂层材料对芯片进行封装；

通过导电胶粘剂对芯片进行辅助封装，以提高芯片的性能。

可选的，根据芯片的引脚位置和引脚数量，对封装后的芯片进行金线键合，包括：

将芯片和封装器件放置在键合机的对准台上，并通过光学系统对芯片和封装器件进行对准；

根据芯片的引脚位置和引脚数量，确定键合工具和键合参数；

根据键合参数，使用键合工具将金线与芯片的焊盘和封装器件的引脚进行电气连接。

可选的，对封装完成的芯片进行静电放电测试，包括：

根据芯片的放电特性和参数，选择芯片的测试点；

对芯片的测试点进行电击放电测试；

根据测试结果，确认芯片的防静电性能。

可选的，根据测试结果，确认芯片的防静电性能，包括：

获取电击放电测试中芯片的放电能量和放电时间；

根据放电能量和放电时间，确认芯片的静电敏感性和抗静电能力。

本发明实施例的芯片封装打线方法，对待封装的芯片进行防静电处理，获取芯片的引脚位置和引脚数量，根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合，对封装完成的芯片进行静电放电测试。通过在芯片封装打线过程中进行防静电处理和静电放电测试，实现了提高芯片的防静电性能和成品质量。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种芯片封装打线方法流程图；

图2是本发明实施例提供的另一种芯片封装打线方法流程图；

图3是本发明实施例提供的又一种芯片封装打线方法流程图；

图4是本发明实施例提供的又一种芯片封装打线方法流程图；

图5是本发明实施例提供的又一种芯片封装打线方法流程图；

图6是本发明实施例提供的又一种芯片封装打线方法流程图；

图7是本发明实施例提供的又一种芯片封装打线方法流程图；

图8是本发明实施例提供的又一种芯片封装打线方法流程图；

图9是本发明实施例提供的又一种芯片封装打线方法流程图；

图10是本发明实施例提供的又一种芯片封装打线方法流程图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1是本发明实施例提供的一种芯片封装打线方法流程图。参见图1，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

具体的，在芯片进行封装打线之前，需要进行防静电处理，从而提高芯片的防静电性能。进行封装打线的操作室、操作人员和操作设备等方面都有可能附带静电，因此需要对封装打线流程中的所有环节及芯片本身进行防静电处理，以提高半导体芯片的防静电性能，进而提高成品质量。

S102、获取芯片的引脚位置和引脚数量。

具体的，封装打线流程包括封装及金线键合，经过防静电处理后的芯片可以进行封装及金线键合处理，不同的种类的芯片其引脚位置和引脚数量不同，获取芯片的引脚位置和引脚数量，可以用于确定芯片进行封装及金线键合的位置。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

具体的，根据获取到的待封装的芯片的引脚位置和引脚数量，可以采用对应的封装材料及键合工具，根据芯片性能选择封装材料进行封装，通过加热或超声波等方式对防静电处理后的芯片进行焊接，完成金线键合，以提高成品质量。

S104、对封装完成的芯片进行静电放电测试。

具体的，芯片在完成封装打线流程后，还需要进行静电放电测试，以确保其防静电性能。根据测试结果可以确定流程中是否存在问题及成品质量，使得最终生产出的成品质量得到保证。

示例性的，在芯片进行封装打线工艺前，首先对进行封装打线的操作室、操作人员和操作设备及芯片本身等方面进行防静电处理。获取芯片的引脚位置和引脚数量，以确定芯片进行封装及金线键合的位置。通过对应的封装材料及键合工具，根据芯片性能选择封装材料进行封装，通过加热或超声波等方式对防静电处理后的芯片进行焊接，完成金线键合。完成封装打线流程后，再进行静电放电测试，根据测试结果确定流程中是否存在问题及成品质量，使得最终生产出的成品质量得到保证。

本实施例提供的芯片封装打线方法，通过在芯片封装打线前进行防静电处理，并在完成封装打线流程后，再进行静电放电测试，根据测试结果确定流程中是否存在问题及成品质量，实现了提高芯片的防静电性能和成品质量。

可选的，图2是本发明实施例提供的另一种芯片封装打线方法流程图。在上述实施例的基础上，参见图2，本发明实施例提供的芯片封装打线方法，包括：

S201、通过静电消除装置消除操作人员所附带的静电。

具体的，芯片的封装打线流程需要操作人员进行处理，可以通过静电消除装置对操作人员所附带的静电进行消除，以减少操作人员附带的静电对芯片的影响。

S202、消除芯片的处理环境中的静电。

具体的，芯片的封装打线流程需要多种设备及操作环境等，因此需要对操作设备、工作台及芯片处理区域的环境等因素进行处理，进一步减少能够产生静电的因素，减少环境中的静电对芯片的影响。

S203、通过清洁剂和清洁工具清洁芯片。

具体的，除外部因素以外，待封装的芯片本身也需要进行清洁以减少产生静电的因素。可以通过清洁剂和清洁工具对芯片进行清洁。清洁剂可以选用弱酸清洁剂或弱碱清洁剂中。弱酸清洁剂用于溶解和去除有机和无机污染物，可以包括稀硫酸、稀盐酸和稀醋酸等。弱碱清洁剂可以用于去除有机物质和油脂等污染物，包括氢氧化钠和碳酸氢钠等。每次可以食用清洁剂中的一种或多种，使用浓度可以是1％-5％。清洁剂还可以包括酒精或异丙醇等。这样设置可以提高芯片的清洁程度，进而提高防静电性能。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S104、对封装完成的芯片进行静电放电测试。

可选的，图3是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图3，本发明实施例提供的芯片封装打线方法，包括：

S201、通过静电消除装置消除操作人员所附带的静电。

S301、将芯片置于无尘室中。

具体的，将待封装的芯片放置在无尘室中，可以将颗粒物的浓度控制在特定范围，防止颗粒物落在芯片上，导致颗粒物附带的静电对芯片造成影响。无尘室的清洁标准可以参考ISO清洁室分类标准。

S302、对无尘室的空气进行防静电处理。

具体的，每次使用无尘室进行芯片封装打线流程前，都对无尘室的空气进行防静电处理，如进行过滤空气和调节湿度等操作，可以减少颗粒物，进一步提高无尘室的清洁程度，减少环境中的静电对芯片的影响。

S303、清洁工作台，通过隔离工具将芯片与工作台进行隔离。

具体的，工作台在使用前也需要进行清洁，且清洁过的芯片不能直接放置在工作台上，而是需要通过隔离工具与工作台进行隔离，防止芯片直接接触工作台的表面。这样设置可以进一步减少环境中的静电对芯片的影响。

S203、通过清洁剂和清洁工具清洁芯片。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S104、对封装完成的芯片进行静电放电测试。

可选的，图4是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图4，本发明实施例提供的芯片封装打线方法，包括：

S201、通过静电消除装置消除操作人员所附带的静电。

S301、将芯片置于无尘室中。

S401、通过过滤器对空气中大于第一预设阈值的颗粒进行过滤，并将空气的相对湿度调节至第一预设区间。

具体的，可以通过过滤器对空气中的颗粒物进行过滤。第一预设阈值是空气中的颗粒物对芯片影响较小的阈值，如0.3微米。可以使用HEPA级过滤器对空气进行过滤，过滤掉直径大于0.3微米的颗粒物，HEPA级过滤器的效率可以达到99.97％以上。同时，封装工艺要求空气在相对湿度范围内保持稳定，如可以将空气的湿度调节在50％到70％的相对湿度之间，并控制湿度的变化保持在较小范围内，如将湿度的变化控制在±5％的湿度稳定性内。第一预设区间是空气湿度对芯片影响较小的区间，如50％到70％的相对湿度。这样设置可以进一步减少环境中的静电对芯片的影响。

S303、清洁工作台，通过隔离工具将芯片与工作台进行隔离。

S203、通过清洁剂和清洁工具清洁芯片。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S104、对封装完成的芯片进行静电放电测试。

可选的，图5是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图5，本发明实施例提供的芯片封装打线方法，包括：

S201、通过静电消除装置消除操作人员所附带的静电。

S301、将芯片置于无尘室中。

S302、对无尘室的空气进行防静电处理。

S501、清洁工作台，通过静电消散垫、防静电手套和无尘布将芯片与工作台进行隔离。

具体的，芯片与经过清洁的工作台可以通过静电消散垫、防静电手套和无尘布中的任意一种或多种进行隔离。静电消散垫可以采用导电或防静电材料制作，表面电阻可以设置在10^6Ω到10^9Ω之间，规格可以为方形或矩形垫子。防静电手套可以由导电纤维或防静电涂层的材料制成，还可以包括碳纤维、天然胶乳或特殊合成材料，手套能有效地将静电释放到地面，表面电阻可以在10^6Ω到10^9Ω之间，手套尺寸根据操作人员手部尺寸制作。无尘布的材料可以包括纯棉或合成纤维材料，要确保材料洁净无尘，采用防静电防尘处理，这样设置可以减少操作过程中的静电对芯片的影响。

S203、通过清洁剂和清洁工具清洁芯片。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S104、对封装完成的芯片进行静电放电测试。

可选的，图6是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图6，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

S102、获取芯片的引脚位置和引脚数量。

S601、通过封装材料对芯片进行芯片封装。

具体的，芯片和封装打线的操作环境经过防静电处理后，可以对芯片进行封装。根据芯片的性能和用途等，选择对应的封装材料，将芯片在框架上的布局粘贴固定，引出芯片的引脚并通过封装材料灌封固定，构成整体立体结构。这样设置可以根据使用的封装材料提高芯片的性能。

S602、根据芯片的引脚位置和引脚数量，对封装后的芯片进行金线键合。

具体的，芯片封装后，根据芯片引出的引脚位置和引脚数量，可以对封装后的芯片进行金线键合。芯片经过金线键合后将与电路板连接固定，进而用于装配成完整的系统或电子设备。

S104、对封装完成的芯片进行静电放电测试。

可选的，图7是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图7，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

S102、获取芯片的引脚位置和引脚数量。

S701、通过导电性封装材料、防静电封装材料和防静电涂层材料对芯片进行封装。

具体的，可以用于封装的材料包括导电性封装材料、防静电包装材料以及防静电涂层材料。导电性封装材料包括导电聚合物和碳混合材料，可以用于释放静电，减少静电积聚和电荷漏失。防静电包装材料包括泡沫、防静电袋和导电胶带，可以用于减少静电的产生和传播。防静电涂层材料包括导电聚合物涂层和导电油墨涂层，可以用于在芯片表面或封装材料上涂覆一层防静电涂层，提供静电保护。根据芯片需求，封装材料可以使用任意一种或多种，从而实现对应的封装效果。这样设置可以进一步提高芯片的性能和防静电效果。

S702、通过导电胶粘剂对芯片进行辅助封装，以提高芯片的性能。

具体的，还可以用过导电胶粘剂对芯片进行辅助封装，进一步提高芯片的性能。导电胶粘剂可以选择银胶粘剂、铜颗粒胶粘剂、铂胶粘剂、碳纳米管胶粘剂和石墨烯胶粘剂中的任意一种或多种。银胶粘剂具有良好的导电性能和粘附性能，用于电子封装中需要高导电性的应用，如芯片与封装引脚的连接。铜颗粒胶粘剂具有较高的导电性能和粘附力，用于一些低成本应用，对导电性要求稍低的封装。铂胶粘剂具有良好的导电性和高温稳定性，用于高温封装要求和高可靠性应用。纳米管胶粘剂具有良好的导电性和柔韧性，用于柔性封装和弹性连接的应用。石墨烯胶粘剂，具有高导电性和优异的机械性能，用于高性能封装和微细线路的应用。

S602、根据芯片的引脚位置和引脚数量，对封装后的芯片进行金线键合。

S104、对封装完成的芯片进行静电放电测试。

可选的，图8是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图8，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

S102、获取芯片的引脚位置和引脚数量。

S601、通过封装材料对芯片进行芯片封装。

S801、将芯片和封装器件放置在键合机的对准台上，并通过光学系统对芯片和封装器件进行对准。

具体的，封装后的芯片可以进行金线键合，此时需要将待键合的芯片和封装器件准备好，封装器件可以包括金线、键合针、焊盘保持器等设备。并通过光学系统将芯片与封装器件进行对确定键合位置后，即可开始金线键合操作。

S802、根据芯片的引脚位置和引脚数量，确定键合工具和键合参数。

具体的，根据芯片性能和用途的不同，芯片需要键合的引脚可能也不同。可以根据芯片引出的引脚位置和引脚数量，确定芯片的键合参数进而选取合适的键合工具及材料等。这样设置可以提高芯片进行金线键合的准确性。

S803、根据键合参数，使用键合工具将金线与芯片的焊盘和封装器件的引脚进行电气连接。

具体的，根据确定的键合工具和键合参数，可以对芯片进行键合。使用键合工具将金线连接在芯片的金属焊盘和封装器件的引脚上，通过加热或超声波对芯片进行电气连接，使金线与焊盘和引脚之间形成可靠的焊点。键合完成后需要检测金线键合的完整性和准确性，检查内容包括焊点的完整性、是否存在短路和错位问题，确保键合连接的可靠性和电气连接的完整性。

S104、对封装完成的芯片进行静电放电测试。

可选的，图9是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图9，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S901、根据芯片的放电特性和参数，选择芯片的测试点。

具体的，完成封装打线流程后，还可以对封装芯片进行静电放电测试，验证芯片的防静电性能。静电放电测试需要在符合ESD(Electrostatic discharge testing)测试要求的静电控制工作区域进行，同时确保地面和操作人员都进行适当的静电防护。根据芯片的放电特性和参数，可以选择芯片的引脚或其他位置作为测试点，进行相应的测试。这样设置可以对芯片的防静电性能进行验证，从而提高成品质量。

S902、对芯片的测试点进行电击放电测试。

具体的，成品芯片可能会应用于多种环境，通过对选择的芯片的测试点进行电击放电测试，可以模拟芯片在实际使用的过程中可能发生的静电放电事件，进而对芯片的防静电性能进行判断。

S903、根据测试结果，确认芯片的防静电性能。

具体的，芯片会根据电击放电测试相应的放电，产生放电电压和放电电流等信息，可以通过测试装置获取测试结果，进而对芯片的防静电性能进行判断。

可选的，图10是本发明实施例提供的又一种芯片封装打线方法流程图。在上述实施例的基础上，参见图10，本发明实施例提供的芯片封装打线方法，包括：

S101、对待封装的芯片进行防静电处理。

S102、获取芯片的引脚位置和引脚数量。

S103、根据芯片的引脚位置和引脚数量，对防静电处理后的芯片进行封装及金线键合。

S901、根据芯片的放电特性和参数，选择芯片的测试点。

S902、对芯片的测试点进行电击放电测试。

S110、获取电击放电测试中芯片的放电能量和放电时间。

具体的，电击放电测试过程中，可以通过检测装置获取芯片的放电电压、放电电流、放电能量和放电时间等放电信息，防静电性能良好的芯片与防静电性能较差的芯片放电过程不同，检测装置获取到的信息也不同，从而可以对芯片的防静电性能进行判断。

S120、根据放电能量和放电时间，确认芯片的静电敏感性和抗静电能力。

具体的，芯片的防静电性能包括芯片的静电敏感性和抗静电能力，通过芯片的放电电压、放电电流、放电能量和放电时间等放电信息，可以用于确定芯片的静电敏感性和抗静电能力。芯片的静电敏感性和抗静电能力可以反映芯片对静电的抵抗程度和能够承受的最大静电电压等信息。根据芯片的静电敏感性和抗静电能力，可以对成品进行筛选，进而保证成品质量。

示例性的，在芯片进行封装打线工艺前，首先对进行封装打线的操作室、操作人员和操作设备及芯片本身等方面进行防静电处理。通过静电消除装置对操作人员所附带的静电进行消除。将待封装的芯片放置在无尘室中，通过过滤器对空气中的颗粒物进行过滤，并调节空气湿度。清洁工作台，并通过静电消散垫、防静电手套和无尘布等工具将芯片和工作台进行隔离。再通过清洁剂和清洁工具对芯片本身进行清洁。

芯片和封装打线的操作环境经过防静电处理后，根据芯片的性能和用途等，选择对应的封装材料对芯片进行封装，并通过导电胶粘剂对芯片进行辅助封装，进一步提高芯片的性能。完成封装后，将待键合的芯片和封装器件准备好，通过光学系统将芯片与封装器件进行对确定键合位置后，开始金线键合操作。根据芯片引出的引脚位置和引脚数量，确定芯片的键合参数，进而选取合适的键合工具及材料。通过加热或超声波对芯片进行电气连接，使金线与焊盘和引脚之间形成可靠的焊点，完成金线键合。键合完成后检测金线键合的焊点的完整性、是否存在短路和错位问题，确保键合连接的可靠性和电气连接的完整性。

完成封装打线流程后，对封装芯片进行静电放电测试，根据芯片的放电特性和参数，选择芯片的测试点，对测试点进行电击放电测试。通过检测装置获取芯片的放电电压、放电电流、放电能量和放电时间等放电信息，进而确定芯片的静电敏感性和抗静电能力。根据芯片的静电敏感性和抗静电能力，对成品进行筛选，使得最终生产出的成品质量得到保证。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。