半导体器件及其制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件、电子芯片、电子设备及半导体器件的制备方法。

背景技术

随着科技的发展，包括半导体器件(如场效应晶体管等)的电子芯片在手机、平板电脑等电子设备中得到了广泛的应用。半导体器件可以包括层叠设置的衬底、外延层和介质层等。其中，衬底可以含有硅、砷、碳等元素，外延层可以含有镓、氮、铝等元素，介质层可以含有硅、氧、氮等元素。由于介质层包含的材料决定了介质层的绝缘性，进而影响半导体器件的静态功耗。

因此，如何降低半导体器件的静态功耗低成了亟需解决的技术问题。

发明内容

本申请提供了一种半导体器件、电子芯片、电子设备及半导体器件的制备方法，能够提高第一介质层的绝缘性，减小半导体器件的静态电流，进而降低半导体器件的静态功耗。

第一方面，本申请提供了一种半导体器件，可以包括衬底、外延层、第一介质层和第二介质层。衬底、外延层、第一介质层和第二介质层可以依次层叠设置。

其中，第一介质层可以包含第一材料，第二介质层可以包含第二材料。

进一步地，第一材料含有的元素和第二材料含有的元素可以不完全相同。也就是说，第一材料含有的元素和第二材料含有的元素可以部分相同，或者完全不同。

更进一步地，第一材料可以含有铝元素，第二材料可以含有硅元素。

本申请提供的半导体器件中，第一介质层包含的第一材料含有的元素和第二介质层包含的第二材料含有的元素不完全相同，第一介质层包含含有铝元素的第一材料，第二介质层包含含有硅元素的第二材料，能够增大第一介质层的相对介电常数(也可以称为相对电容率)，进而提高第一介质层的绝缘性，减小半导体器件的静态电流，降低半导体器件的静态功耗。

在一种可能的实现方式中，第一材料可以为氧化铝或者氮化铝。第二材料可以为氧化硅、氮化硅或氮氧化硅。当然，第一材料还可以为含有铝元素的其他材料，第二材料还可以为含有硅元素的其他材料，本申请不做限定。

在另一种可能的实现方式中，在第一材料含有铝元素的基础上，第二介质层可以不含有铝元素。也就是说，第一介质层可以含有铝元素，第二介质层可以含有硅元素，但第二介质层可以不含有铝元素。

在又一种可能的实现方式中，第一介质层的厚度可以为5nm～30nm。第二介质层的厚度可以为100nm～300nm。当然，第一介质层和第二介质层分别还可以为其他厚度范围，本申请不做限定。

在再一种可能的实现方式中，外延层包含的材料含有的元素与衬底包含的材料含有的元素可以不完全相同。也就是说，外延层包含的材料含有的元素与衬底包含的材料含有的元素可以部分不同，也可以完全不同。于是，外延层可以叫作异质外延。

第二方面，本申请提供了一种电子芯片，可以包括无源器件和上述第一方面及其可能的实现方式提供的半导体器件。其中，无源器件可以与半导体器件电连接。

在一种可能的实现方式中，无源器件可以包括电阻、电容等，本申请对无源器件不做限定。

第三方面，本申请提供了一种电子设备，可以包括电路板和上述第二方面及其可能的实现方式提供的电子芯片。其中，电子芯片可以设置在电路板。

第四方面，本申请提供了一种半导体器件的制备方法。其中，半导体器件可以包括依次层叠设置的衬底、外延层、第一介质层和第二介质层。制备方法可以包括：对第二介质层进行光刻，形成掩膜层。根据掩膜层，对第二介质层进行刻蚀，并去除掩膜层，形成第一凹槽。根据第一凹槽，对第一介质层进行腐蚀，形成第二凹槽。

其中，第一介质层可以包含第一材料，第二介质层可以包含第二材料。

进一步地，第一材料含有的元素和第二材料含有的元素可以不完全相同。也就是说，第一材料含有的元素和第二材料含有的元素可以部分相同，或者完全不同。

更进一步地，第一材料可以含有铝元素，第二材料可以含有硅元素。

在一种可能的实现方式中，对第二介质层进行光刻，形成掩膜层，可以包括：在第二介质层表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的第二介质层进行烘烤。按照预设曝光时间，对烘烤后的第二介质层进行曝光。采用显影液，并按照预设显影时间对曝光后的第二介质层进行显影，形成掩膜层。

进一步地，光刻胶可以为正胶或者负胶。其中，对于正胶，曝光区域的光刻胶可以溶解，也就是说正胶在曝光区域显影。对于负胶，非曝光区域的光刻胶可以溶解，也就是说负胶在非曝光区域显影。

在一示例中，预设烘烤温度可以为90℃～120℃，预设烘烤时间可以为3min～5min。当然，预设烘烤温度还可以为其他温度范围，预设烘烤时间还可以为其他时间范围，本申请不做限定。

在另一示例中，预设曝光时间可以为100ms～300ms，预设显影时间可以为40s～70s。当然，预设曝光时间和预设显影时间还可以分别为其他时间范围，本申请不做限定。

在又一示例中，显影液可以为四甲基氢氧化铵。当然，显影液还可以为其他类型，本申请不做限定。

在一种可能的实现方式中，根据掩膜层，对第二介质层进行刻蚀，并去除掩膜层，形成第一凹槽，可以包括：根据掩膜层，采用干法刻蚀工艺对第二介质层进行刻蚀，得到刻蚀后的第二介质层。采用去胶剂去除刻蚀后的第二介质层表面的掩膜层，形成第一凹槽。也就是说，以光刻胶作为掩膜层，采用干法刻蚀工艺对第二介质层进行刻蚀。可以看出，本申请通过干法刻蚀工艺刻蚀第二介质层，以形成第一凹槽。

需要说明的是，第一凹槽的深度为第二介质层的刻蚀深度，不包括刻蚀后的第二介质层表面的掩膜层的厚度。

本申请通过干法刻蚀工艺刻蚀第二介质层，能够精确控制第一凹槽的深度，进而提高半导体器件的均匀性和良品率。

在一种可能的实现方式中，可以选择氟基气体或氯基气体，采用干法刻蚀工艺对第二介质层进行刻蚀。

其中，氟基气体可以为含有氟元素、碳元素、硫元素等的气体，如六氟化硫、四氟化碳、三氟甲烷、六氟乙烷、全氟丙烷等。氯基气体可以为含有氯元素的气体，如四氯化碳、氯气、氯化硼等。

进一步地，干法刻蚀工艺可以为反应离子刻蚀(reaction ion etch，RIE)工艺(简称为RIE工艺)、电感耦合等离子体(inductively coupling plasma，ICP)刻蚀工艺(简称为ICP工艺)、先进氧化物刻蚀(advanced oxide etch，AOE)工艺(简称为AOE工艺)等中的任意一项。当然，还可以采用其他干法刻蚀工艺刻蚀第二介质层，本申请不做限定。

在一种可能的实现方式中，采用去胶剂去除刻蚀后的第二介质层表面的掩膜层，可以采用不同的去胶剂对刻蚀后的第二介质层表面的掩膜层进行清洗，以形成第一凹槽。

进一步地，去胶剂可以包括丙酮、异丙醇、无水乙醇、N-甲基吡咯烷酮中的任意一种。去胶剂还可以包括丙酮、异丙醇、无水乙醇、N-甲基吡咯烷酮中至少两种的组合。

可以看出，去除刻蚀后的第二介质层表面的掩膜层能够避免对第一介质层的腐蚀速率和腐蚀深度的影响，提高了制备方法的可靠性。

在一种可能的实现方式中，根据第一凹槽，对第一介质层进行腐蚀，形成第二凹槽，可以包括：根据第一凹槽，采用湿法腐蚀工艺对第一介质层进行腐蚀，形成第二凹槽。

也就是说，在第一凹槽的基础上，对第一凹槽底部的第一介质层进行腐蚀，得到第二凹槽。

可以想到的是，第一凹槽的深度可以为第二介质层的刻蚀深度，第二凹槽的深度可以为第二介质层的刻蚀深度和第一介质层的腐蚀深度之和，因此，第二凹槽的深度可以大于第一凹槽的深度。

进一步地，可以根据第一凹槽，按照预设腐蚀时间，采用腐蚀溶液对第一介质层进行腐蚀，形成第二凹槽。也就是说，本申请可以通过湿法腐蚀工艺腐蚀第一介质层，以形成第二凹槽。

在一示例中，腐蚀溶液包括硫酸与过氧化氢按照预设配比配置的溶液、四甲基氢氧化铵溶液和氢氧化钾溶液中的任意一种。当然，腐蚀溶液还可以为其他可以腐蚀第一介质层的溶液，本申请不做限定。

在另一示例中，预设腐蚀时间可以为1min～20min。当然，预设腐蚀时间还可以为其他时间范围，本申请不做限定。

本申请通过湿法腐蚀工艺腐蚀第一介质层，避免对第二凹槽的界面造成损伤，进而减小栅极的界面态(是指在栅极与外延层接触的界面处，能值位于禁带中的一些分立或连续的电子能态或能带)，避免栅极漏电，提高半导体器件的可靠性。

在一种可能的实现方式中，第一材料可以为氧化铝或者氮化铝。第二材料可以为氧化硅、氮化硅或氮氧化硅。当然，第一材料还可以为含有铝元素的其他材料，第二材料还可以为含有硅元素的其他材料，本申请不做限定。

在另一种可能的实现方式中，在第一材料含有铝元素的基础上，第二介质层可以不含有铝元素。也就是说，第一介质层可以含有铝元素，第二介质层可以含有硅元素，但第二介质层可以不含有铝元素。

在又一种可能的实现方式中，第一介质层的厚度可以为5nm～30nm。第二介质层的厚度可以为100nm～300nm。当然，第一介质层和第二介质层分别还可以为其他厚度范围，本申请不做限定。

综上所述，本申请提供的半导体器件的制备方法将干法刻蚀工艺和湿法腐蚀工艺结合，并通过干法刻蚀工艺形成第一凹槽，通过湿法腐蚀工艺形成用于淀积栅极的第二凹槽。不仅能够精确控制第一凹槽的深度，提高半导体器件的均匀性和良品率，而且能够避免对第二凹槽的界面造成损伤，减小栅极的界面态，避免栅极漏电，提高半导体器件的可靠性。

第五方面，本申请提供了一种半导体器件的制备方法。其中，半导体器件可以包括依次层叠设置的衬底、外延层、第一介质层和第二介质层。制备方法可以包括：在衬底的表面形成外延层。采用第一材料在外延层的表面形成第一介质层。采用第二材料在第一介质层的表面形成第二介质层。

其中，第一介质层可以包含第一材料，第二介质层可以包含第二材料。

进一步地，第一材料含有的元素和第二材料含有的元素可以不完全相同。也就是说，第一材料含有的元素和第二材料含有的元素可以部分相同，或者完全不同。

更进一步地，第一材料可以含有铝元素，第二材料可以含有硅元素。

在一种可能的实现方式中，第一材料可以为氧化铝或者氮化铝。第二材料可以为氧化硅、氮化硅或氮氧化硅。当然，第一材料还可以为含有铝元素的其他材料，第二材料还可以为含有硅元素的其他材料，本申请不做限定。

在另一种可能的实现方式中，在第一材料含有铝元素的基础上，第二介质层可以不含有铝元素。也就是说，第一介质层可以含有铝元素，第二介质层可以含有硅元素，但第二介质层可以不含有铝元素。

在又一种可能的实现方式中，第一介质层的厚度可以为5nm～30nm。第二介质层的厚度可以为100nm～300nm。当然，第一介质层和第二介质层分别还可以为其他厚度范围，本申请不做限定。

应当理解的是，本申请的第二方面至第五方面与本申请的第一方面的技术方案一致，各方面及对应的可行实施方式所取得的有益效果相似，不再赘述。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图进行简单介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例中半导体器件1的一种示意性结构图；

图2为本申请实施例中半导体器件1的一种示意性结构图；

图3为本申请实施例中过程100的一种示意性流程图；

图4为本申请实施例中形成掩膜层50的一种示意性结构图；

图5为本申请实施例中形成凹槽401的一种示意性结构图；

图6为本申请实施例中过程200的一种示意性流程图；

图7为本申请实施例中过程300的一种示意性流程图

图8为本申请实施例中过程400的一种示意性流程图。

具体实施方式

下面将结合附图，对本申请中的技术方案进行描述。

本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。

“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

随着科技的发展，包括半导体器件(如场效应晶体管等)的电子芯片在手机、平板电脑等电子设备中得到了广泛的应用。半导体器件可以包括层叠设置的衬底、外延层和介质层等。其中，衬底可以含有硅Si(silicon)、砷As(arsenic)、碳C(carbon)等元素，外延层可以含有镓Ga(gallium)、氮N(nitride)、铝Al(aluminum)等元素，介质层可以含有硅、氧O(oxide)、氮等元素。由于介质层包含的材料决定了介质层的绝缘性，进而影响半导体器件的静态功耗。

为了降低半导体器件的静态功耗，本申请实施例提供了一种半导体器件，如图1所示。半导体器件1可以包括衬底10、外延层20、介质层30(即第一介质层)和介质层40(即第二介质层)。其中，衬底10、外延层20、介质层30和介质层40可以依次层叠设置。

其中，介质层30可以包含材料A(即第一材料)，介质层40可以包含材料B(即第二材料)。

进一步地，材料A含有的元素和材料B含有的元素可以不完全相同。也就是说，材料A含有的元素和材料B含有的元素可以部分相同，或者完全不同。

更进一步地，材料A可以含有铝元素，材料B可以含有硅元素。

本申请提供的半导体器件1中，介质层30包含的材料A含有的元素和介质层40包含的材料B含有的元素不完全相同。介质层30包含含有铝元素的材料A，能够增大介质层30的相对介电常数，进而提高了介质层30的绝缘性，减小了半导体器件1的静态电流，降低半导体器件1的静态功耗。介质层40包含含有硅元素的材料B。

在一示例中，如图1所示，介质层30和介质层40可以设置凹槽301(即第二凹槽)，凹槽301的深度可以为介质层30的厚度(即下文介质层30的刻蚀深度)与介质层40的厚度(即下文介质层40的腐蚀深度)之和，凹槽301用于形成半导体器件1的栅极，可以参考下文介绍。

在另一示例中，外延层20包含的材料含有的元素与衬底10包含的材料含有的元素可以不完全相同。也就是说，外延层20包含的材料含有的元素与衬底10包含的材料含有的元素可以部分不同，也可以完全不同。于是，外延层20可以叫作异质外延。

进一步地，外延层20可以包括依次层叠设置的缓冲层201、沟道层202、插入层203、势垒层204和盖帽层205。其中，缓冲层201与衬底10接触，盖帽层205与介质层30接触。

更进一步地，衬底10可以包含硅、碳化硅SiC(silicon carbide)、蓝宝石(sapphire)等。缓冲层201可以包含氮化镓GaN(gallium nitride)或氮化铝AlN(aluminumnitride)等材料。沟道层202可以包含氮化镓GaN等材料。插入层203可以包含氮化铝AlN等材料。势垒层204可以包含氮化铝镓AlGaN(aluminum gallium nitride)、氮化铟铝InAlN(indium aluminum nitride)等材料。盖帽层205可以包含氮化镓GaN等材料。当然，缓冲层201、沟道层202、插入层203、势垒层204和盖帽层205还可以分别包含其他材料，本申请实施例不做限定。

本申请实施例中，衬底10可以包含硅Si，缓冲层201、沟道层202和盖帽层205可以包括氮化镓GaN，插入层203可以包含氮化铝AlN，势垒层204可以包含氮化铝镓AlGaN。因此，外延层20包含的材料含有的元素与衬底10包含的材料含有的元素完全不同，本申请实施例中的外延层20为异质外延。

在一种可能的实现方式中，半导体器件1还可以包括栅介质层60、源极90、栅极70和漏极80，如图2所示。

其中，栅介质层60可以层叠设置于介质层40的表面以及凹槽301的内部，栅极70可以设置于栅介质层60的表面。源极90和漏极80也可以设置于栅介质层60的表面，源极90可以穿过介质层30和介质层40与盖帽层205接触，类似的，漏极80也可以穿过介质层30和介质层40与盖帽层205接触。于是，源极90与盖帽层205之间可以形成欧姆接触，漏极80与盖帽层205之间也可以形成欧姆接触。

在另一种可能的实现方式中，材料A可以为氧化铝或者氮化铝。材料B可以为氧化硅、氮化硅或氮氧化硅。当然，材料A还可以为含有铝元素的其他材料，材料B还可以为含有硅元素的其他材料，本申请不做限定。

在又一种可能的实现方式中，在材料A含有铝元素的基础上，介质层40可以不含有铝元素。也就是说，介质层30可以含有铝元素，介质层40可以含有硅元素，但介质层40可以不含有铝元素。

本申请实施例中，介质层30可以包含三氧化二铝Al

在又一种可能的实现方式中，介质层30的厚度可以为5nm～30nm。介质层40的厚度可以为100nm～300nm。当然，介质层30和介质层40分别还可以为其他厚度范围，本申请不做限定。

本申请实施例中，介质层30的厚度可以为25nm，介质层40的厚度可以为200nm。

本申请实施例提供的半导体器件1可以为场效应晶体管，进一步可以为高电子迁移率晶体管(high electron mobility transistor，HEMT)、异质结场效应晶体管(heterojunction field effect transistor，HFET)或者调制掺杂场效应管(modulation-doped FET，MODFET)，本申请实施例是以HEMT为例进行说明的。

本申请实施例还提供了一种电子芯片，可以包括无源器件和半导体器件1。其中，无源器件可以与半导体器件1电连接。

在一种可能的实现方式中，无源器件可以包括电阻、电容等，本申请实施例对无源器件不做限定。

本申请实施例还提供了一种电子设备，可以包括电路板和上述电子芯片。其中，电子芯片可以设置在电路板。

本申请实施例提供了一种半导体器件的制备方法，半导体器件的相关介绍可以参考上文，本申请实施例不再赘述。

如图3所示，过程100可以按照以下步骤实现。

步骤S101：对介质层40进行光刻，形成掩膜层50，如图4所示。

步骤S102：根据掩膜层50，对介质层40进行刻蚀，并去除掩膜层50，形成凹槽401，如图5所示。从图5可以看出，凹槽401的深度可以为介质层40的刻蚀深度，不包括刻蚀后的介质层40表面的掩膜层50的厚度，也就是不包括图4中掩膜层50的厚度。

步骤S103：根据凹槽401，对介质层30进行腐蚀，形成凹槽301，如图1所示。

在一种可能的实现方式中，如图6所示的过程200，上述步骤S101可以按照如下步骤实现：

步骤S101a：在介质层40表面涂光刻胶，并按照预设烘烤温度和预设烘烤时间对涂有光刻胶的介质层40进行烘烤。

在一示例中，光刻胶可以为正胶或者负胶。其中，对于正胶，曝光区域的光刻胶可以溶解，也就是说正胶在曝光区域显影。对于负胶，非曝光区域的光刻胶可以溶解，也就是说负胶在非曝光区域显影。本申请实施例中，在介质层40表面涂正胶。

在另一示例中，预设烘烤温度可以为90℃～120℃，预设烘烤时间可以为3min～5min。当然，预设烘烤温度还可以为其他温度范围，预设烘烤时间还可以为其他时间范围，本申请不做限定。本申请实施例中，预设烘烤温度可以为100℃，预设烘烤时间可以为4min。

步骤S101b：按照预设曝光时间，对烘烤后的介质层40进行曝光。

示例性的，预设曝光时间可以为100ms～300ms，当然，预设曝光时间还可以为其他时间范围，本申请不做限定。本申请实施例中，预设曝光时间可以为110ms。

步骤S101c：采用显影液，并按照预设显影时间对曝光后的介质层40进行显影，形成掩膜层50，如图4所示。

在一示例中，预设显影时间可以为40s～70s。当然，预设显影时间还可以为其他时间范围，本申请不做限定。本申请实施例中，预设显影时间可以为50s。

在另一示例中，显影液可以为四甲基氢氧化铵C

以上介绍了形成掩膜层50的相关过程，当然，还可以采用其他方式形成掩膜层50，本申请实施例不做限定。

干法刻蚀工艺通常使用反应气体(如反应离子(reactive ion，RI)、电感耦合等离子体(inductively coupled plasma，ICP)或离子束(ion beam，IB))再附以射频电压，即可生成离子和电子。离子和电子对介质层的表面可以进行物理轰击，反应气体和介质层之间进行化学反应，即可实现对介质层的刻蚀。

于是，在上述步骤S102中，可以以光刻胶作为掩膜层50，采用干法刻蚀工艺对介质层40进行刻蚀。

在一种实现方式中，如图7所示的过程300，上述步骤S102可以按照如下步骤实现：

步骤S102a：根据掩膜层50，采用干法刻蚀工艺对介质层40进行刻蚀，得到刻蚀后的介质层40。

步骤S102b：采用去胶剂去除刻蚀后的介质层40表面的掩膜层50，形成凹槽401，如图5所示。在一示例中，上述步骤S102a中，可以选择氟基气体或氯基气体，按照预设的刻蚀时间，采用干法刻蚀工艺对介质层40进行刻蚀。

在一示例中，氟基气体可以为含有氟元素、碳元素、硫元素等的气体，如六氟化硫、四氟化碳、三氟甲烷、六氟乙烷、全氟丙烷等。氯基气体可以为含有氯元素的气体，如四氯化碳、氯气、氯化硼等。

在另一示例中，刻蚀时间可以为介质层40的厚度与刻蚀速率之比。

在又一示例中，干法刻蚀工艺可以为反应离子刻蚀(reaction ion etch，RIE)工艺(简称为RIE工艺)、电感耦合等离子体(inductively coupling plasma，ICP)刻蚀工艺(简称为ICP工艺)、先进氧化物刻蚀(advanced oxide etch，AOE)工艺(简称为AOE工艺)等中的任意一项。当然，还可以采用其他干法刻蚀工艺刻蚀介质层40，本申请不做限定。

本申请实施例中，选择四氟化碳，采用AOE工艺对介质层40进行刻蚀，刻蚀时间为1min，介质层40的刻蚀深度为210nm。可以理解为，凹槽401的深度为210nm。

在另一示例中，上述步骤S102b中，可以采用不同的去胶剂对刻蚀后的介质层40表面的掩膜层50进行清洗，以形成凹槽401。

进一步地，去胶剂可以包括丙酮CH

可以看出，去除刻蚀后的介质层40表面的掩膜层50能够避免对介质层30的腐蚀速率和腐蚀深度的影响，提高了制备方法的可靠性。

以上介绍了形成凹槽401的相关过程，当然，还可以采用其他方式形成凹槽401，本申请实施例不做限定。

本申请实施例通过干法刻蚀工艺刻蚀介质层40，能够精确控制凹槽401的深度，进而提高半导体器件1的均匀性和良品率。

湿法腐蚀工艺是一种利用腐蚀溶液对介质层进行腐蚀的工艺。本申请实施例的上述步骤S103中，可以根据凹槽401，按照预设腐蚀时间，采用腐蚀溶液对介质层30进行腐蚀，形成凹槽301。也就是说，本申请实施例通过湿法腐蚀工艺形成凹槽301，如图1所示。

在一示例中，腐蚀溶液可以包括硫酸H

在另一示例中，预设腐蚀时间可以为1min～20min。当然，预设腐蚀时间还可以为其他时间范围，本申请不做限定。本申请实施例中，预设腐蚀时间可以为5min。

以上介绍了形成凹槽301的相关过程，当然，还可以采用其他方式形成凹槽301，本申请实施例不做限定。

本申请通过湿法腐蚀工艺腐蚀介质层30，避免对凹槽301的界面造成损伤，进而减小栅极的界面态(是指在栅极与外延层接触的界面处，能值位于禁带中的一些分立或连续的电子能态或能带)，避免栅极漏电，提高半导体器件的可靠性。

综上所述，本申请实施例提供的半导体器件的制备方法将干法刻蚀工艺和湿法腐蚀工艺结合，并通过干法刻蚀工艺形成凹槽401，通过湿法腐蚀工艺形成用于淀积栅极的凹槽301。不仅能够精确控制凹槽401的深度，进而提高半导体器件的均匀性和良品率，而且能够避免对凹槽301的界面造成损伤，减小栅极的界面态，避免栅极漏电，进而提高半导体器件的可靠性。

在一种可能的实现方式中，如图8所示的过程400，本申请实施例提供的制备方法在执行上述过程100之前，还可以按照以下步骤形成介质层30和介质层40：

步骤S401a：在衬底10的表面形成外延层20。

步骤S401b：采用材料A在外延层20的表面形成介质层30。

步骤S401c：采用材料B在介质层30的表面形成介质层40。

示例性的，步骤S401b中，可以利用沉积工艺在外延层20的表面形成介质层30。其中，沉积工艺可以包括原子层沉积(atomic layer deposition，ALD)工艺(简称为ALD工艺)、等离子体增强原子层沉积(plasma enhanced atomic layer deposition，PEALD)工艺(简称为PEALD工艺)、等离子体增强化学气相沉积(plasma enhanced chemical vapor，PECVD)工艺(简称为PECVD工艺)、电感耦合等离子体化学气相沉积(inductively coupledplasma chemical vapor deposition，ICPCVD)工艺(简称为ICPCVD工艺)、低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺(简称为LPCVD工艺)、电子束蒸发(electronic beam evaporation，EBE)工艺(简称为EBE工艺)或溅射沉积工艺等。

本申请实施例中，利用PEALD工艺在外延层20的表面形成介质层30，介质层30可以包含三氧化二铝，介质层30的厚度可以为25nm。

示例性的，步骤S401c中，可以利用上述沉积工艺在介质层30的表面形成介质层40。

本申请实施例中，利用PEALD工艺在介质层30的表面形成介质层40，介质层40可以包含二氧化硅，介质层40的厚度可以为200nm。

需要说明的是，以上介绍了形成介质层30和介质层40的相关过程，当然，还可以采用其他方式形成介质层30和介质层40，本申请实施例不做限定。

应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。