高电子迁移率晶体管装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，且特别是涉及一种高电子迁移率晶体管装置及其制造方法。

背景技术

半导体技术中，III-V族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor,HEMT)。HEMT是属于具有二维电子气(two dimensional electron gas,2DEG)层的一种场效晶体管，其2DEG层会邻近于能隙不同的两种材料之间的结(亦即，异质结)。由于HEMT并非使用掺杂区域作为晶体管的载流子沟道，而是使用2DEG层作为晶体管的载流子沟道，因此相较于现有的金属氧化物半场效晶体管(MOSFET)，HEMT具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。然而，现有的HEMT 亦具有较大的栅极漏电流和较低的击穿电压，因此仍有必要加以改善。

发明内容

在本发明的一些实施例中，高电子迁移率晶体管装置包括衬底、沟道层、源极、漏极、缓冲层以及多个非晶系区。所述沟道层位于所述衬底上方。所述源极位于所述沟道层上。所述漏极位于所述沟道层上。缓冲层位于所述衬底与所述沟道层之间。所述多个非晶系区位于所述源极与所述漏极下方的所述缓冲层中。

在本发明的一些实施例中，一种高电子迁移率晶体管装置的制造方法，其包括以下步骤。提供衬底。在所述衬底上形成缓冲层。在所述缓冲层上形成沟道层。在所述缓冲层中形成多个非晶系区。在所述沟道层上方形成介电结构。在所述多个非晶系区上方的所述沟道层上形成源极与漏极，位于所述沟道层上。

基于上述，在本发明的一些实施例中，在所述缓冲层中形成的多个非晶系区位于沟道层下方对应于源极与漏极之处，可以阻断漏电流路径，降低漏电流。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是本发明的一些实施例的高电子迁移率晶体管装置的剖面示意图；

图2A至图2H是本发明的一些实施例的高电子迁移率晶体管装置的制造流程的剖面示意图；

图3是在进行热工艺之前与之后处理区的浓度分布的示意图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1是照本发明的一些实施例的高电子迁移率晶体管装置的剖面示意图。

请参照图1，本发明一些实施例的高电子迁移率晶体管装置160例如是高电子迁移率晶体管。高电子迁移率晶体管装置160包括衬底112、缓冲层 114、沟道层116、阻障层118、栅极结构126以及源极与漏极150。

衬底112例如是可以是单晶衬底。衬底112的材料包括半导体，例如是硅、碳化硅或氧化铝(或可称蓝宝石)。衬底112可为单层衬底、多层衬底、梯度衬底或上述的组合。依据本发明其他实施例，衬底112可以是硅覆绝缘 (silicon-on-insulator,SOI)衬底。在一些实施例中，衬底112包括(111)单晶硅。

缓冲层114位于衬底112上。缓冲层114可降低衬底112与沟道层116 之间的应力。在一实施例中，缓冲层114是可选的且可省略。缓冲层114可以是单层或是多层。缓冲层114例如是掺杂的III-V族半导体，例如掺杂碳的氮化镓(C doped-GaN)。

沟道层116形成于缓冲层114上。在一些不含缓冲层114的实施例中，沟道层116直接形成在衬底112上。沟道层116例如是未掺杂的III-V族半导体，例如未掺杂的氮化镓(undoped-GaN)。

阻障层118位于沟道层116上。二维电子气(two dimensional electron gases,2DEG)的异质结(以虚线120表示)在沟道层116中邻近阻障层118 与沟道层116接口之处。阻障层118可以是单层或是多层。阻障层118例如是III-V族半导体，例如氮化铝镓(Al

栅极结构126位于阻障层118上。栅极结构126包括极化调整层122与栅极导体层124。极化调整层122可调整阻障层118中的偶极子含量来引起 2-DEG 20浓度的变化。通常，极化调整层122是为了增强型(通常断开) AlGaN/GaN HEMT而形成，而在耗尽型(通常接通)AlGaN/GaN HEMT中不需要极化调整层。极化调整层122例如是P型掺杂的III-V族半导体，例如P型掺杂的氮化镓(P-typed-GaN)。P型掺质例如是硼或是三氟化硼。

栅极导体层124位于极化调整层122上。栅极导体层124包括金属或其合金，例如是金、银、铂、钛、铝、钨、钯、铜或其组合。栅极导体层124 可以是单层或是多层。在一些实施例中，栅极导体层124包括萧特基金属。栅极导体层124例如是钛/铝铜/钛(TiN/AlCu/TiN)金属堆栈。

源极与漏极150位于栅极结构126的两侧。源极与漏极150包括金属或其合金，例如是金、银、铂、钛、铝、钨、钯、铜或其组合。源极与漏极150 可以是单层或是多层。在一些实施例中，源极与漏极150包括欧姆接触金属。至此完成高电子迁移率晶体管装置160的制作。高电子迁移率晶体管装置 160例如是GaN HEMT。

在源极与漏极150下方有沟道层116。在沟道层116中具有二维电子气的异质结120。沟道层116下方有对应的非晶系区142a。非晶系区142a夹在沟道层116与衬底112之间。相较于沟道层116以及缓冲层114的结晶区，由于沟道层116以及缓冲层114的非晶系区142a的裸片边界较多且阻值较高于周围的缓冲层114的结晶区，因此，导体装置160在进行操作时，较不容易产生漏电流。换句话说，非晶系区142a可以作为阻挡区，降低高电子迁移率晶体管装置160的漏电流。

图2A至图2H是依照本发明的一些实施例的高电子迁移率晶体管装置的制造流程的剖面示意图。

请参照图2A，首先提供衬底12。衬底12可以是单晶衬底。衬底12的材料包括半导体，例如是硅、碳化硅或氧化铝(或可称蓝宝石)。衬底12可为单层衬底、多层衬底、梯度衬底或上述的组合。依据本发明其他实施例，衬底12可以是硅覆绝缘(silicon-on-insulator,SOI)衬底。在一些实施例中，衬底12包括(111)单晶硅。

然后，在衬底12上形成缓冲层14。缓冲层14可降低衬底12与后续形成的沟道层16之间的应力。在一实施例中，缓冲层14和操作步骤是可选的且可省略。缓冲层14可以是单层或是多层。缓冲层14例如是掺杂的III-V 族半导体，例如掺杂碳的氮化镓(C doped-GaN)。在一些实施例中，缓冲层 14的掺质(例如碳)可以在形成氮化镓的工艺中原位形成。缓冲层14可以利用外延生长的工艺形成。在一些实施例中，缓冲层14可利用分子束外延工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapordeposition,MOCVD)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺或氢化物气相外延(hydride vapor phase epitaxy,HVPE) 工艺形成。

随后，在缓冲层14上形成沟道层16。在一些不含缓冲层14的实施例中，沟道层16直接形成在衬底12上。沟道层16例如是未掺杂的III-V族半导体，例如未掺杂的氮化镓(undoped-GaN)。沟道层16在形成的工艺中并未进行掺杂，但所形成的未掺杂的III-V族半导体可能因为工艺机台中残留的物质而有少许的杂质。沟道层16可以利用外延生长的工艺形成。在一些实施例中，沟道层16可利用MBE、MOCVD工艺、CVD工艺、HVPE工艺形成。

接着，在沟道层16上形成阻障层18。二维电子气(2DEG)的异质结 (以虚线20表示)在沟道层16中邻近阻障层18与沟道层16接口之处。阻障层18可以是单层或是多层。阻障层18例如是III-V族半导体，例如氮化铝镓(Al

在阻障层18上形成栅极结构26。栅极结构26包括极化调整层22与栅极导体层24。极化调整层22可调整阻障层18中的偶极子含量来引起2-DEG 20浓度的变化。通常，极化调整层22是为了增强型(通常断开)AlGaN/GaN HEMT而形成，而在耗尽型(通常接通)AlGaN/GaN HEMT中不需要极化调整层。极化调整层22例如是P型掺杂的III-V族半导体，例如P型掺杂的氮化镓(P-typed-GaN)。P型掺质例如是硼或是三氟化硼。在一些实施例中，极化调整层22的P型掺质可以在形成氮化镓的工艺中原位形成。极化调整层22可以先形成栅介电材料，再经由图案化工艺形成。极化调整层22可以利用外延生长的工艺形成P型掺杂的外延层。外延生长的工艺例如是MBE、 MOCVD工艺、CVD工艺、HVPE工艺形成。在一些实施例中，极化调整层 22、阻障层18、沟道层16以及缓冲层14可以原位法形成。图案化工艺例如是光刻与刻蚀工艺。刻蚀工艺可以是干式刻蚀、湿式刻蚀或其组合。

在一些实施例中，在形成极化调整层22之后，先形成介电层28，以覆盖极化调整层22以及阻障层18。介电层28的材料包括氧化硅、氮化硅、氮氧化硅、碳掺杂氧化硅、碳掺杂氮化硅、碳掺杂氮氧化硅、氧化锌、氧化锆、氧化铪、氧化钛或另一合适的材料。在一些实施例中，介电层28例如是氧化硅，形成的方法例如是等离子体增强型化学气相沉积法。等离子体增强型化学气相沉积法所采用的气体例如是四乙氧基硅氧烷(TEOS)。在一些实施例中，在沉积介电层28之后可以进行平坦化工艺，例如是化学机械抛光 (CMP)工艺以使得介电层28平坦化。

接着，经由光刻与刻蚀工艺，将介电层28图案化，以在介电层28中形成开口(未示出)。开口裸露出极化调整层22。其后，在介电层28上形成栅极导体材料，然后，经由光刻与刻蚀工艺，将栅极导体材料图案化，以形成栅极导体层24。栅极导体层24位于极化调整层22上。栅极导体材料包括金属。栅极导体材料例如是金、银、铂、钛、铝、钨、钯或其组合。栅极导体材料可以是单层或是多层。在一些实施例中，栅极导体材料包括萧特基金属。栅极导体材料例如是氮化钛/铝铜/氮化钛(TiN/AlCu/TiN)金属堆栈。栅极导体材料可以以例如是电镀工艺、溅镀工艺、电阻加热蒸镀工艺、电子束蒸镀工艺、物理气相沉积(PVD)工艺、化学气相沉积工艺(CVD)工艺来形成。

请参照图2B，之后，在栅极导体层24以及介电层28上形成介电层32。介电层32又可以称为钝化层。介电层32可与介电层28合称为介电结构。介电层32的材料包括氧化硅、氮化硅、氮氧化硅、碳掺杂氧化硅、碳掺杂氮化硅、碳掺杂氮氧化硅、氧化锌、氧化锆、氧化铪、氧化钛或另一合适的材料。在一些实施例中，介电层32的材料例如是氧化硅，形成的方法例如是等离子体增强型化学气相沉积法。等离子体增强型化学气相沉积法所采用的气体例如是四乙氧基硅氧烷(TEOS)。其后，在介电层32上形成掩模层34。掩模层34具有多个开口36，裸露出介电层32。掩模层34例如是图案化的光刻胶层。图案化的光刻胶层可以将正光刻胶或是负光刻胶经由曝光与显影来形成。

请参照图2C，以掩模层34为掩模，进行刻蚀工艺，以移除部分的介电层32以及28，以形成开口38。开口38的位置对应于后续形成的源极与漏极50(如图2H所示)。在一些实施例中，开口38的底部裸露出部分的介电层28。留在开口38底部的介电层28的厚度T1例如是50nm至100nm。

请参照图2D，进行处理工艺40，以在每一个开口38下方形成处理区 42。处理区42可以从开口38下方的介电层28穿过阻障层18，而延伸到沟道层16的底部。在一些实施例中，处理区42从开口38下方的介电层28一直延伸至缓冲层14。处理工艺40例如是非晶化工艺。非晶化工艺例如是离子注入工艺。离子注入工艺的气体包括钝气，例如是氩气。离子注入工艺的能量例如为70至100keV，剂量例如为5×10

由于源极与漏极50(如图2H所示)将形成在开口38(或38’)中，而处理区42又以形成开口38的掩模层34为注入掩模，因此，处理区42可以自动对准源极与漏极50。

图3示出在进行热工艺之前与之后处理区的浓度分布。在进行热工艺之前处理区42的曲线10A。曲线10A是图2D沿着深度方向D1的处理区42 的损坏浓度分布。

请参照图3，在进行热工艺之前处理区42的曲线10A的峰10P

请参照图2E，以掩模层34为掩模，进行刻蚀工艺，以移除在处理区42 中的介电层28。此刻蚀工艺可以是干式刻蚀、湿式刻蚀或其组合。接着，进行另一刻蚀工艺，以移除在处理区42中的阻障层18，以使得开口38的深度加深为开口38’，并使其底部裸露出处理区42中的沟道层16。此刻蚀工艺可以是干式刻蚀、湿式刻蚀或其组合。

请参照图2F，将掩模层34移除。移除掩模层34可以采用干式移除法、湿式移除法或其组合。接着，进行热工艺44，以形成处理区42’。进行热工艺44使沟道层16中较接近开口38’的部分的处理区42再结晶，而形成结晶区42b，而沟道层16中较远离开口38’的部分处理区42维持为非晶系区42a。换句话说，处理区42’包括非晶系区42a与结晶区42b。

非晶系区42a至少从缓冲层14的顶面向衬底12延伸。在一些实施例中，非晶系区42a至少从缓冲层14的顶面延伸至缓冲层14的底面。在另一些实施例中，非晶系区42a还延伸至沟道层16中。

在一些实施例中，非晶系区42a与结晶区42b之间存在接口42I。接口 42I的位置在二维电子气的异质结20下方。在二维电子气的异质结20与接口42I之间还夹着结晶区42b。热工艺44例如是热退火工艺。在一些实施例中，热工艺44为快速热退火工艺。快速热退火工艺的气体包括氮气，温度例如是摄氏550度至摄氏650度，时间例如是50秒至70秒。

图3示出在进行热工艺之后处理区42’的曲线10B。曲线10B是图2F沿着深度方向D1的处理区42’的损坏浓度分布。

图3示出的曲线10B的峰10P

请参照图2G，在衬底12上方形成导体材料46。导体材料46覆盖介电层32并且填入于开口38’之中。导体材料46例如是金、银、铂、钛、铝、钨、铜、钯或其组合。导体材料46包括欧姆接触金属。导体材料46可以是单层或是多层。导体材料46可利用电镀工艺、溅镀工艺、电阻加热蒸镀工艺、电子束蒸镀工艺、物理气相沉积(PVD)工艺、化学气相沉积工艺(CVD)工艺、或上述组合。之后，在导体材料46上形成掩模层48。掩模层48例如是图案化的光刻胶层。图案化的光刻胶层以将正光刻胶或是负光刻胶经由曝光与显影来形成。

请参照图2H，以掩模层48为掩模，进行刻蚀工艺，以移除部分的导体材料46，以形成源极与漏极50。至此，完成高电子迁移率晶体管装置60的制作。

在本发明的实施例中，通过处理工艺在沟道层下方形成非晶系区，非晶系区为高阻值区，因此可以有效阻断漏电流路径，减少高电子迁移率晶体管装置的漏电流。再者，由于非晶系区与源极与漏极使用相同的掩模定义其位置，因此非晶系区可以自动对准源极与漏极。