半导体元件

技术领域

本发明涉及一种半导体元件，尤其是涉及一种应用于低噪声放大器(Low NoiseAmplifier,LNA)的晶体管结构。

背景技术

随着科技的发展，无线通信已成为人们生活中相当重要的一环，各种不同电子装置如智能型手机、智能型穿戴装置、平板电脑中通过无线射频系统来传送或接收无线信号。在无线射频系统中，低噪声放大器(Low Noise Amplifier,LNA)与功率放大器(PowerAmplifier,PA)为必要的放大电路。为了使放大电路具有最佳的效能(如线性度)，放大电路需要施加以一适当偏压，常见的作法为将放大电路电连接于一偏压模块，利用偏压模块来提供放大电路一适当偏压。

然而于现有技术中，例如低噪声放大器中的晶体管设计在部分参数上包括高栅极阻值、高栅极对基体掺杂区电容值(gate to body capacitance)以及最低噪声指数(minnoise figure)的表现仍不尽理想。由于这些参数在低噪声放大器效能表面上具有举足轻重的影响，因此如何改良现有晶体管架构进而改善这些参数表现即为现今一重要课题。

发明内容

本发明一实施例揭露一种半导体元件，其主要包含一基底包含主动(有源)区、第一栅极线沿着第一方向延伸于该主动区上、第一栅极线延伸部设于第一栅极线旁并设于主动区外、第二栅极线沿着该第一方向延伸于主动区上并设于第一栅极线旁以及第二栅极线延伸部设于第二栅极线旁并设于主动区外，其中主动区包含第一凹口以及第二凹口，该第一栅极线延伸部重叠该第一凹口且该第二栅极线延伸部重叠该第二凹口。

本发明另一实施例揭露一种半导体元件，其主要包含一基底包含第一主动区以及第二主动区、第一栅极线以及第二栅极线沿着第一方向延伸于该第一主动区上、第三栅极线以及第四栅极线沿着该第一方向延伸于该第二主动区上以及第一栅极线延伸部设于第二栅极线以及第三栅极线之间。

附图说明

图1至图7为本发明一实施例制作应用于低噪声放大器的一半导体元件的方法示意图；

图8为本发明一实施例的一半导体元件的俯视布局图。

符号说明

12:基底

14:主动(有源)区

16:浅沟隔离

18:P阱

22:栅极线

24:栅极线

26:栅极线延伸部

28:栅极线延伸部

32:凹口

34:凹口

36:N+掺杂区

38:P+掺杂区

40:接触插塞

42:第一层金属内连线

44:接触洞导体

46:第二层金属内连线

62:主动区

64:主动区

66:主动区

68:主动区

71:栅极线

72:栅极线

73:栅极线

74:栅极线

75:栅极线

76:栅极线

77:栅极线

78:栅极线

79:栅极线

80:栅极线

82:栅极线延伸部

84:栅极线延伸部

86:栅极线延伸部

88:栅极线延伸部

90:栅极线延伸部

92:P+掺杂区

94:P+掺杂区

96:P+掺杂区

98:P+掺杂区

102:N+掺杂区

104:接触插塞

106:第一层金属内连线

112:凹口

114:凹口

116:凹口

118:凹口

120:凹口

具体实施方式

在说明书及附上的权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及附上的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的基准。在通篇说明书及附上的权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另外，「连接」或「耦接」一词在此包含任何直接及间接的电连接手段。因此，若文中描述一第一装置连接于一第二装置，则代表该第一装置可直接电连接于该第二装置，或通过其他装置或连接手段间接地电连接至该第二装置。

请参照图1至图7，图1至图7为本发明一实施例制作应用于低噪声放大器的一半导体元件的方法示意图。如图1所示，首先提供一由半导体材料所构成的基底12且半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的组。然后于基底12上定义出一主动区14，形成由绝缘材料如氧化硅所构成的浅沟隔离(shallow trench isolation,STI)16于主动区14外的基底12内，再进行一离子注入制作工艺于基底12内形成一阱区例如P阱18。需注意的是，本阶段用来形成阱区的离子注入制作工艺虽将离子同时注入浅沟隔离16与基底12内但仅有注入主动区14基底12内的离子会形成阱区。

如图2所示，接着形成栅极线22、栅极线24、栅极线延伸部26以及栅极线延伸部28于基底12上，其中两条栅极线22、24均较佳沿着第一方向如Y方向延伸于主动区14上，左侧的栅极线延伸部26由左侧的栅极线22延伸出来并设于栅极线22旁，而右侧的栅极线延伸部28则是由右侧的栅极线24延伸出来并设于栅极线24旁。从细部来看，主动区14较佳包含两内缩的凹口32、34，例如一凹口32设于左侧的栅极线22左边以及另一凹口34设于右侧的栅极线24右边使整个主动区14呈现工字形，其中左侧的栅极线延伸部26是设于主动区14外并重叠左侧的凹口32，而右侧的栅极线延伸部28则是设于主动区14外并重叠右侧的凹口34。另外在本实施例中，栅极线延伸部26、28边缘可选择切齐或不切齐主动区14边缘，例如左侧的栅极线延伸部26左侧边缘可选择沿着Y方向切齐或不切齐上方与下方的主动区14边缘，且右侧的栅极线延伸部28右侧边缘可选择沿着Y方向切齐或不切齐上方与下方的主动区14边缘，这些变化型均属本发明所涵盖的范围。

此外，本实施例各栅极线22、24或栅极图案，包括栅极线22、栅极线24、栅极线延伸部26以及栅极线延伸部28均可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成，而为一一体成型的结构。换句话说，各栅极线22、24以及栅极线延伸部26、28可依据制作工艺或产品需求为多晶硅所构成的多晶硅栅极图案，或可经由金属栅极置换(replacement metal gate,RMG)制作工艺将原本由多晶硅所构成的栅极线22、24或栅极线延伸部26、28转换为金属所构成的金属栅极图案，这两种变化型均属本发明所涵盖的范围。由于多晶硅栅极图案以及金属栅极图案的制作均属本领域所熟知技术，在此不另加赘述。

如图3所示，然后可先形成一图案化掩模(图未示)于基底12上并暴露出大部分主动区14，再进行一离子注入制作工艺将例如N型掺质注入主动区14的基底12内形成N+掺杂区36，之后再去除图案化掩模，其中本阶段所形成的N+掺杂区36较佳覆盖栅极线22、24两侧的大部分主动区14但暴露出栅极线22、24之间以及两凹口32、34之间的主动区14。

如图4所示，接着形成另一图案化掩模(图未示)于基底12上并暴露出栅极线22、24之间的部分主动区14，再进行另一离子注入制作工艺将例如P型掺质注入左侧凹口32与右侧凹口34之间的主动区14内形成P+掺杂区38。

随后如图5所示，进行一接触插塞制作工艺以形成多个接触插塞40于栅极线22、24、栅极线延伸部26、28以及N+掺杂区36上，其中接触插塞40的制作可先形成一层间介电层(图未示)于基底12上，然后进行一图案转移制作工艺，例如可利用一图案化掩模去除各栅极线22、24旁的部分的层间介电层以形成多个接触洞(图未示)并暴露出下面的栅极线22、24以及N+掺杂区36。随后于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以分别形成接触插塞40于各接触洞内电连接栅极线22、24、栅极线延伸部26、28以及N+掺杂区36。

如图6所示，之后可进行后续金属内连线制作工艺以于层间介电层上形成金属间介电层(图未示)以及第一层金属内连线(简称M1)42连接各接触插塞50，其中部分第一层金属内连线42可以两个接触插塞40为一组的方式局部性连接主动区14内栅极线22、24两侧的部分接触插塞40，另外部分第一层金属内连线42则可连接两条栅极线22、24尾端的接触插塞40以及栅极线延伸部26、28正上方的接触插塞40。在本实施例中，第一层金属内连线42连接上述接触插塞40后较佳沿着主动区14外围延伸并聚合于栅极线延伸部26左侧的浅沟隔离16上。

如图7所示，然后可进行另一道金属内连线制作工艺于主动区14内的第一层金属内连线42上形成接触洞导体44以及第二层金属内连线(简称M2)46沿着Y方向分别连接栅极线22、24之间的第一层金属内连线42以及栅极线22、24两侧的第一层金属内连线42。至此即完成本发明一实施例的一半导体元件的制作。

请继续参照图8，图8揭露本发明一实施例的一半导体元件的俯视布局图。如图8所示，相较于前述实施例中仅于基底12上定义单一主动区，本实施例的半导体元件较佳包含多个主动区62、64、66、68设于基底12上，多条栅极线(斜线部分)71、72、73、74、75、76、77、78、79、80沿着第一方向如Y方向延伸于各主动区62、64、66、68上，栅极线延伸部(斜线部分)82、84、86、88、90设于栅极线71、72、73、74、75、76、77、78、79、80两侧，P+掺杂区92、94、96、98沿着第二方向如X方向延伸于栅极线72、73、74、75、76、77、78、79之间并设于每个主动区62、64、66、68的中心，N+掺杂区102环绕P+掺杂区92、94、96、98，接触插塞104设于栅极线71、72、73、74、75、76、77、78、79、80两侧的主动区62、64、66、68上，以及第一层金属内连线106连接栅极线71、72、73、74、75、76、77、78、79、80。为了让整体结构看起来更简洁，本实施例较佳省略设于第一层金属内连线106上方的接触洞导体以及第二层金属内连线。

值得注意的是，由于本实施例中每个主动区62、64、66、68如同前述实施例般在俯视角度下是呈现约略工字形，因此在多个主动区62、64、66、68紧邻排列情况下，各主动区62、64、66、68中例如部分N+掺杂区102较佳重叠相邻主动区62、64、66、68的N+掺杂区102，而仅有位于各主动区62、64、66、68中心的P+掺杂区92、94、96、98所在位置是不重叠相邻的主动区62、64、66、68。

从细部来看，本实施例包含多条例如十条栅极线71、72、73、74、75、76、77、78、79、80沿着Y方向延伸于基底12上，栅极线延伸部82设于栅极线72一侧如左侧，栅极线延伸部84设于栅极线73、74之间，栅极线延伸部86设于栅极线75、76之间，栅极线延伸部88设于栅极线77、78之间，栅极线延伸部90设于栅极线79一侧如右侧，凹口112设于栅极线72一侧如左侧，凹口114设于栅极线73、74之间，凹口116设于栅极线75、76之间，凹口118设于栅极线77、78之间，凹口120设于栅极线79一侧如右侧，P+掺杂区92设于栅极线72、73之间，P+掺杂区94设于栅极线74、75之间，P+掺杂区96设于栅极线76、77之间，P+掺杂区118设于栅极线78、79之间，以及N+掺杂区102设于栅极线71、72、73、74、75、76、77、78、79、80两侧的主动区62、64、66、68上，其中栅极线延伸部82重叠凹口112，栅极线延伸部84重叠凹口114，栅极线延伸部86重叠凹口116，栅极线延伸部88重叠凹口118，栅极线延伸部90重叠凹口120。

一般而言，现行低噪声放大器通常具有较高的最低噪声指数(minimum noisefigure)以及栅极至基体电容值(gate to body capacitance)等缺点。为了解决上述问题，本发明主要揭露一种改良型应用于低噪声放大器的晶体管元件，其主要于栅极线两侧另延伸出栅极线延伸部设于主动区之外的浅沟隔离上并重叠主动区两侧内凹形成的凹口。依据本发明的优选实施例，利用此可设计可于低电流下获得更佳的最大震荡频率(fmax)以及电流增益(gain)进而提升元件效能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。