半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应器件尺寸按比值缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

但是，目前全包围栅极晶体管的性能仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；沟道结构层，悬置于所述基底上方，沿垂直于所述基底表面的方向，所述沟道结构层包括一个或多个依次间隔设置的沟道层；栅极结构，位于所述基底上方，所述栅极结构横跨所述沟道结构层且包围所述沟道层，所述栅极结构中位于所述基底和相邻沟道层之间、以及位于相邻所述沟道层之间的部分作为第一部分，剩余部分作为第二部分；栅极内侧墙，位于所述第二部分侧壁，所述栅极内侧墙端面与所述沟道结构层端面竖直共面，在所述栅极内侧墙与所述沟道结构层顶部以及侧壁的交界位置，所述栅极内侧墙的内侧壁具有弧状拐角；栅极氧化层，位于所述栅极内侧墙与所述沟道结构层之间，且所述栅极内侧墙与沟道结构层之间的栅极氧化层的厚度，小于所述栅极内侧墙的弧状拐角至沟道结构层的垂直距离；源漏掺杂区，位于所述栅极结构两侧的所述沟道结构层内，所述栅极内侧墙端面、沟道结构层端面与源漏掺杂区端面竖直共面。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述沟道叠层的顶部和侧壁上形成有栅极氧化层，所述基底上还形成有横跨所述叠层结构并覆盖部分所述栅极氧化层的伪栅结构；对所述伪栅结构两侧的栅极氧化层进行减薄处理；在所述减薄处理后，在所述伪栅结构的侧壁上形成栅极内侧墙；形成所述栅极内侧墙后，在所述伪栅结构两侧的叠层结构内形成源漏掺杂区；形成所述源漏掺杂区后，去除所述伪栅结构以及所述伪栅结构底部的栅极氧化层，在所述栅极内侧墙之间形成栅极开口；通过所述栅极开口，去除所述牺牲层，形成通槽，所述通槽由相邻所述沟道层围成，或者，由相邻的所述沟道层和基底围成；在所述栅极开口和通槽内形成栅极结构，所述栅极结构包围所述沟道层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构，栅极氧化层位于栅极内侧墙与沟道结构层之间，且所述栅极内侧墙与沟道结构层之间的栅极氧化层的厚度，小于所述栅极内侧墙的弧状拐角至沟道结构层的垂直距离，在形成半导体结构的过程中，栅极结构的第一部分的位置处预先形成有牺牲层，并在去除该牺牲层后，形成栅极结构，由于栅极内侧墙与沟道结构层之间的栅极氧化层的厚度，小于栅极内侧墙的弧状拐角至沟道结构层的垂直距离，使得栅极内侧墙与沟道叠层之间的距离减小，也就意味着栅极内侧墙与沟道叠层之间的空间变小，从而有利于降低源漏掺杂区经由栅极内侧墙与沟道叠层之间的空间被暴露的概率，相应降低了去除牺牲层工艺经由栅极内侧墙与沟道叠层之间的空间对源漏掺杂区造成损伤的概率，进而提高了半导体器件的性能。

本发明实施例提供的半导体结构的形成方法中，对所述伪栅结构两侧的栅极氧化层进行减薄处理后，在所述伪栅结构的侧壁上形成栅极内侧墙，因此，与未进行减薄处理的方案相比，所述栅极内侧墙与沟道叠层之间的距离减小，也就意味着栅极内侧墙与沟道叠层之间的空间变小，则后续去除伪栅结构所在位置的栅极氧化层时，有利于降低源漏掺杂区经由栅极内侧墙与沟道叠层之间的空间被暴露的概率，从而增大了形成栅极开口的工艺窗口，同时还有利于降低后续去除牺牲层工艺对源漏掺杂区造成损伤的概率，进而提高了半导体器件的性能。

附图说明

图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；

图8是本发明半导体结构一实施例的结构示意图；

图9至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析半导体结构性能有待提高的原因。图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1至图6为沿叠层结构延伸方向、且在叠层结构顶部位置处的剖视图，参考图1，提供基底(图未示)，所述基底上形成有叠层结构(未标示)，所述叠层结构包括一个或多个堆叠的沟道叠层180，所述沟道叠层180包括牺牲层181和位于所述牺牲层181上的沟道层182，所述沟道叠层180的顶部和侧壁上形成有栅极氧化层131，所述基底上还形成有横跨所述叠层结构并覆盖部分所述栅极氧化层131的伪栅结构132。

参考图2，在暴露的所述叠层结构的顶部以及所述伪栅结构132的侧壁上形成栅极内侧墙133。

参考图3，去除所述伪栅结构132两侧的栅极内侧墙133和叠层结构，在所述伪栅结构132两侧形成贯穿所述叠层结构的凹槽140。

继续参考图3，形成所述凹槽140后，沿所述沟道层182的延伸方向，去除所述凹槽侧壁暴露出的部分长度的所述牺牲层181，形成内沟槽(未标示)，并在所述内沟槽内形成内侧墙138。

参考图4，形成所述内侧墙138后，在所述凹槽140内形成源漏掺杂区139。

参考图5，形成所述源漏掺杂区139后，在所述伪栅结构132侧部的基底上形成层间介质层160，所述层间介质层160覆盖所述源漏掺杂区139。

继续参考图5，形成所述层间介质层160后，去除所述伪栅结构132以及所述伪栅结构132底部的栅极氧化层131，在所述栅极内侧墙133之间形成栅极开口155。

结合参考图6和图7，图6是俯视图，图7为图6在沟道层182顶部位置处的局部剖视图，通过所述栅极开口155，去除所述牺牲层181，形成通槽(图未示)，所述通槽由相邻所述沟道层182围成，或者，由相邻的所述沟道层182和基底围成；在所述栅极开口155和通槽内形成栅极结构190，所述栅极结构190包围所述沟道层182。

在形成伪栅结构132的过程中，由于形成所述伪栅结构132的工艺，所述伪栅结构132与所述沟道结构层顶部以及侧壁的交界处形成有足部(Footing)199(参考图1和图7)，也即所述伪栅结构132与所述沟道结构层顶部以及侧壁的交界处具有弧状拐角，这相应导致在栅极内侧墙133与沟道结构层顶部以及侧壁的交界位置，栅极内侧墙133的内侧壁也具有弧状拐角；去除伪栅结构132后，去除暴露出的栅极氧化层131，所述栅极氧化层131不仅位于露出的沟道叠层180上，还位于栅极内侧墙133和所述沟道叠层180之间，则在去除暴露出的所述栅极氧化层131时，容易去除所述栅极内侧墙133和所述沟道叠层180之间的栅极氧化层131，且由于所述足部199为弧状，使得栅极内侧墙133和沟道叠层180之间的栅极氧化层131被更多地暴露，则增加了去除所述栅极内侧墙133和所述沟道叠层180之间的栅极氧化层131的长度，从而增大了所述源漏掺杂区139经由栅极内侧墙133与沟道叠层180之间的空间被暴露的概率，进而增大了后续去除牺牲层181工艺对源漏掺杂区139造成损伤的概率，相应地，降低了半导体器件的性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述沟道叠层的顶部和侧壁上形成有栅极氧化层，所述基底上还形成有横跨所述叠层结构并覆盖部分所述栅极氧化层的伪栅结构；对所述伪栅结构两侧的栅极氧化层进行减薄处理；在所述减薄处理后，在所述伪栅结构的侧壁上形成栅极内侧墙；形成所述栅极内侧墙后，在所述伪栅结构两侧的叠层结构内形成源漏掺杂区；形成所述源漏掺杂区后，去除所述伪栅结构以及所述伪栅结构底部的栅极氧化层，在所述栅极内侧墙之间形成栅极开口；通过所述栅极开口，去除所述牺牲层，形成通槽，所述通槽由相邻所述沟道层围成，或者，由相邻的所述沟道层和基底围成；在所述栅极开口和通槽内形成栅极结构，所述栅极结构包围所述沟道层。

本发明实施例提供的半导体结构的形成方法中，对所述伪栅结构两侧的栅极氧化层进行减薄处理后，在所述伪栅结构的侧壁上形成栅极内侧墙，因此，与未进行减薄处理的方案相比，所述栅极内侧墙与沟道叠层之间的距离减小，也就意味着栅极内侧墙与沟道叠层之间的空间变小，则后续去除伪栅结构所在位置的栅极氧化层时，有利于降低源漏掺杂区经由栅极内侧墙与沟道叠层之间的空间被暴露的概率，从而增大了形成栅极开口的工艺窗口，同时还有利于降低后续去除牺牲层工艺对源漏掺杂区造成损伤的概率，进而提高了半导体器件的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图8，示出了本发明半导体结构一实施例的结构示意图。

如图8所示，为沿沟道结构层延伸方向、且在沟道结构层顶部位置处的剖视图，本实施例中，所述半导体结构包括：基底(图未示)；沟道结构层(未标示)，悬置于所述基底上方，沿垂直于所述基底表面的方向，所述沟道结构层包括一个或多个依次间隔设置的沟道层682；栅极结构680，位于所述基底上方，所述栅极结构680横跨所述沟道结构层且包围所述沟道层682，所述栅极结构680中位于所述基底和相邻沟道层682之间、以及位于相邻所述沟道层682之间的部分作为第一部分666，剩余部分作为第二部分667；栅极内侧墙633，位于所述第二部分667侧壁，所述栅极内侧墙633端面与所述沟道结构层端面竖直共面，在所述栅极内侧墙633与所述沟道结构层顶部以及侧壁的交界位置，所述栅极内侧墙633的内侧壁具有弧状拐角688；栅极氧化层631，位于所述栅极内侧墙633与所述沟道结构层之间，且所述栅极内侧墙633与沟道结构层之间的栅极氧化层631的厚度，小于所述栅极内侧墙633的弧状拐角688至沟道结构层的垂直距离A；源漏掺杂区639，位于所述栅极结构680两侧的所述沟道结构层内，所述栅极内侧墙633端面、沟道结构层端面与源漏掺杂区639端面竖直共面。

本实施例中，以半导体结构为全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，半导体结构还可以为叉型栅极晶体管(Forksheet)等其他类型的晶体管。

本实施例中，所述基底包括衬底(图未示)、以及位于所述衬底上的鳍部(图未示)，所述沟道层682悬置于所述鳍部的顶部。

衬底用于为半导体结构的形成提供工艺平台。本实施例中，衬底为硅衬底，即衬底的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

鳍部用于为沟道结构层提供支撑的作用。本实施例中，鳍部与衬底为一体型结构，鳍部的材料与衬底的材料相同，均为硅。在其他实施例中，鳍部的材料可以与衬底的材料不同，鳍部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

需要说明的是，基底还包括：位于鳍部侧部衬底上的隔离层(图未示)，隔离层环绕覆盖鳍部的侧壁。隔离层用于对相邻器件起到隔离作用。作为一种示例，隔离层的材料为氧化硅。在其他实施例中，隔离层的材料还可以为其他绝缘材料，例如，氮氧化硅等。

沟道层682用于提供晶体管的导电沟道。本实施例中，沟道层682的材料为Si，有利于提高NMOS晶体管的性能。其他实施例中，当半导体结构为PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，沟道层682的材料为SiGe。另一些实施例中，沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

作为一种示例，沟道结构层中，沟道层682的数量为3个。在其他实施例中，沟道层还可以为其他数量。

在器件工作时，栅极结构680用于控制导电沟道的开启和关断。

本实施例中，栅极结构680为金属栅极结构，所述栅极结构680包括环绕覆盖沟道层682的栅介质层(图未示)、以及覆盖所述栅介质层的栅电极层(图未示)。

栅电极层用于作为栅极结构680与外部电路电连接的外接电极。

所述栅电极层的材料包括氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钛(Ti)、铝化钛(TiAl)、钨(W)、铝(Al)、氮化硅钛(TiSiN)和碳化铝钛(TiAlC)中的一种或多种。

本实施例中，所述栅电极层包括功函数层和电极层中的一种或两种。

本实施例中，功函数层用于调节晶体管的阈值电压。例如，当形成NMOS晶体管时，功函数层为N型功函数层，N型功函数层的材料包括铝化钛和碳化铝钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，P型功函数层的材料包括氮化钛、氮化钽和氮化硅钛中的一种或多种。

电极层用于与外部电路电连接。所述电极层的材料为导电材料，包括钨和铝中的一种或多种。本实施例中，所述电极层的材料为钨。

栅介质层用于实现栅电极层与导电沟道之间的电隔离。

本实施例中，栅介质层的材料包括氧化铪(HfO

本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自氧化锆(ZrO

栅极内侧墙633用于保护栅极结构680。

在形成伪栅结构的过程中，由于形成所述伪栅结构的工艺，所述伪栅结构与所述沟道结构层顶部以及侧壁的交界处形成有足部(Footing)，也即所述伪栅结构与所述沟道结构层顶部以及侧壁的交界处具有弧状拐角，从而形成在所述栅极内侧墙633的内侧壁具有弧状拐角688，且弧状拐角688朝向栅极结构680，所述内侧壁为所述栅极内侧墙633靠近所述伪栅结构的侧壁。

所述栅极内侧墙633端面与所述沟道结构层端面竖直共面，从而有利于所述沟道层682包裹位于相邻所述栅极内侧墙633之间的所述栅极结构680，相应地，提升了半导体器件的开启和关断能力。

本实施例中，所述栅极内侧墙633的材料包括氮化硅和低k介质材料中的一种或多种。此处，低k介质材料是指介电常数k小于3.9的材料。所述低k介质材料包括：碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼。作为一种示例，栅极内侧墙633的材料为氮化硅。

在半导体结构的形成过程中，通常先形成伪栅结构，以占据栅极结构680的位置，栅极氧化层631用于在去除伪栅结构的过程中，对沟道层682起到保护作用。

本实施例中，所述栅极内侧墙633与沟道结构层之间的栅极氧化层631的厚度，小于所述栅极内侧墙633的弧状拐角688至沟道结构层的垂直距离A，则在形成半导体结构的过程中，栅极结构680的第一部分666的位置处预先形成有牺牲层，并在去除该牺牲层后，形成栅极结构680，由于栅极内侧墙633与沟道结构层之间的栅极氧化层631的厚度，小于栅极内侧墙633的弧状拐角至沟道结构层的垂直距离A，使得栅极内侧墙633与沟道叠层之间的距离减小，也就意味着栅极内侧墙633与沟道叠层之间的空间变小，从而有利于降低源漏掺杂区经由栅极内侧墙633与沟道叠层之间的空间被暴露的概率，相应降低了去除牺牲层工艺经由栅极内侧墙633与沟道叠层之间的空间对源漏掺杂区造成损伤的概率，进而提高了半导体器件的性能。

本实施例中，所述栅极内侧墙633与沟道结构层之间栅极氧化层631的厚度不宜过大，如果所述栅极内侧墙633与沟道结构层之间栅极氧化层631的厚度过大，则容易增大所述栅极内侧墙633与沟道叠层之间的空间，从而增加所述源漏掺杂区经由栅极内侧墙633与沟道叠层之间的空间易被暴露的风险，为此，本实施例中，所述栅极内侧墙633与沟道结构层之间栅极氧化层631的厚度小于或等于3nm。

本实施例中，栅极氧化层631的材料为氧化硅，在其他实施例中，栅极氧化层的材料还可以为氮氧化硅。

源漏掺杂区639用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区639用于提供载流子源。

所述栅极内侧墙633端面、沟道结构层端面与源漏掺杂区639端面竖直共面，从而有利于所述源漏掺杂区639与所述沟道结构层端面接触，从而有利于提高所述源漏掺杂区639的形成质量。

本实施例中，源漏掺杂区639包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂区639包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂区639包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。

本实施例中，半导体结构还包括：内侧墙638，位于所述第一部分666的侧壁和源漏掺杂区639之间。

内侧墙638用于支撑沟道层682，且实现了源漏掺杂区639与栅极结构680之间的隔离，从而增大栅极结构680与源漏掺杂区639之间的距离，有利于减小栅极结构680与源漏掺杂区639之间的寄生电容。

本实施例中，内侧墙638的材料包括：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；作为一示例，内侧墙638的材料为氮化硅。

本实施例中，半导体结构还包括：层间介质层660，所述层间介质层660位于所述栅极结构680侧部的基底上，且所述层间介质层660覆盖所述源漏掺杂区639。

层间介质层660用于隔离相邻器件。

本实施例中，层间介质层660的材料为氧化硅。层间介质层660的材料还可以是其他绝缘材料。

相应的，本发明还提供一种半导体结构的形成方法。图9至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例半导体结构的形成方法进行详细说明。

参考图9至图15均为沿叠层结构延伸方向、且在叠层结构顶部位置处的剖视图，参考图9，提供基底(图未示)，所述基底上形成有叠层结构(未标示)，所述叠层结构包括一个或多个堆叠的沟道叠层880，所述沟道叠层880包括牺牲层881和位于所述牺牲层881上的沟道层882，所述沟道叠层880的顶部和侧壁上形成有栅极氧化层831，所述基底上还形成有横跨所述叠层结构并覆盖部分所述栅极氧化层831的伪栅结构832。

本实施例中，以半导体结构为全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，半导体结构还可以为叉型栅极晶体管(Forksheet)等其他类型的晶体管。

本实施例中，所述提供基底的步骤中，所述基底包括衬底(图未示)、以及位于所述衬底上的鳍部(图未示)，所述叠层结构位于所述鳍部的顶部。

衬底用于为半导体结构的形成提供工艺平台。本实施例中，衬底为硅衬底，即衬底的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

鳍部用于为叠层结构提供支撑的作用。本实施例中，鳍部与衬底为一体型结构，鳍部的材料与衬底的材料相同，均为硅。在其他实施例中，鳍部的材料可以与衬底的材料不同，鳍部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。

需要说明的是，基底还包括：位于鳍部侧部衬底上的隔离层(图未示)，隔离层环绕覆盖鳍部的侧壁。隔离层用于对相邻器件起到隔离作用。作为一种示例，隔离层的材料为氧化硅。在其他实施例中，隔离层的材料还可以为其他绝缘材料，例如，氮氧化硅等。

沟道叠层880用于为后续形成沟道层882和包裹沟道层882的栅极结构提供工艺基础。本实施例中，沟道叠层880的数量为3，在其他实施例中，沟道叠层的数量还可以其他数字。

沟道层882用于提供晶体管的导电沟道。牺牲层881用于支撑沟道层882，从而为后续实现牺牲层881的间隔悬空设置提供工艺基础，牺牲层881还用于为后续形成包裹沟道层882的栅极结构占据空间位置。

本实施例中，形成NMOS晶体管，沟道层882的材料为Si，牺牲层881的材料为SiGe。在后续去除牺牲层881的过程中，SiGe和Si的刻蚀选择比较高，通过将牺牲层881的材料设置为SiGe、将沟道层882的材料设置为Si的做法，能够有效降低牺牲层881的去除工艺对沟道层882的影响，从而提高沟道层882的质量，进而有利于改善器件性能。

栅极氧化层831用于沟道层882在后续去除伪栅结构的过程中，对沟道层882起到保护作用。

本实施例中，栅极氧化层831的材料为氧化硅，在其他实施例中，栅极氧化层的材料还可以为氮氧化硅。

伪栅结构832用于为后续形成栅极结构预先占据空间位置。

具体地，伪栅结构832为多晶硅栅极结构或非晶硅栅极结构，也就是说，伪栅结构832的材料可以为多晶硅或非晶硅。

本实施例中，伪栅结构832横跨所述叠层结构并覆盖部分所述栅极氧化层831，从而后续形成栅极开口的步骤中，需要去除伪栅结构832以及去除暴露出的栅极氧化层831。

参考图10，对所述伪栅结构832两侧的栅极氧化层831进行减薄处理。

对所述伪栅结构832两侧的栅极氧化层831进行减薄处理后，从而有利于后续在所述伪栅结构832的侧壁上形成的栅极内侧墙，与未进行减薄处理的方案相比，所述栅极内侧墙与沟道叠层880之间的距离减小，也就意味着后续形成的栅极内侧墙与沟道叠层880之间的空间变小，则后续去除伪栅结构832所在位置的栅极氧化层831时，有利于降低后续形成的源漏掺杂区经由栅极内侧墙与沟道叠层880之间的空间被暴露的概率，从而增大了形成栅极开口的工艺窗口，同时还有利于降低后续去除牺牲层881工艺对源漏掺杂区造成损伤的概率，进而提高了半导体器件的性能。

本实施例中，在所述减薄处理的步骤中，去除所述伪栅结构832两侧的部分厚度或全部厚度的栅极氧化层831，从而减小所述栅极内侧墙与沟道叠层880之间的距离，进而降低源漏掺杂区经由栅极内侧墙与沟道叠层880之间的空间被暴露的概率。需要说明的是，去除所述栅极氧化层831的厚度越大，越有利于减小所述栅极内侧墙与沟道叠层880之间的距离，从而越有利于减小所述源漏掺杂区被暴露的概率。

本实施例中，所述减薄处理的厚度去除量占所述栅极氧化层831的初始厚度的比例不宜过小，如果所述去除量占所述栅极氧化层831的初始厚度的比例过小，则不利与减小后续形成的栅极内侧墙与沟道叠层880之间的距离，进而不利于降低源漏掺杂区经由栅极内侧墙与沟道叠层880之间的空间被暴露的概率。为此，本实施例中，所述去除量占所述栅极氧化层831的初始厚度的比例为1％至100％。例如，所述去除量占所述栅极氧化层831的初始厚度的比例为5％、20％或50％。

本实施例中，在所述减薄处理的步骤中，所述栅极氧化层831和栅极内侧墙的刻蚀选择比不宜过小，如果所述栅极氧化层831和栅极内侧墙的刻蚀选择比过小，则易在去除所述栅极氧化层831的同时，损坏所述栅极内侧墙。为此，本实施例中，所述栅极氧化层831和栅极内侧墙的刻蚀选择比为大于5:1。

本实施例中，所述减薄处理的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的选择性较高，从而有利于有针对性的去除所述栅极氧化层831。

本实施例中，所述湿法刻蚀工艺采用的刻蚀溶液包括氢氟酸溶液，所述氢氟酸溶液中氢氟酸的质量分数不宜过小，也不宜过大，如果所述氢氟酸的质量分数过小，则不利于与所需厚度的栅极氧化层831充分反应，去除所述栅极氧化层831；如果所述氢氟酸的质量分数过大，则不利于控制反应的停止时间，且所述衬底上形成有围绕所述鳍部的隔离层(图未示)，如果所述氢氟酸的质量分数过大，易损坏所述隔离层。为此，本实施例中，所述氢氟酸溶液中氢氟酸的质量分数为0.12％至0.98％。

本实施例中，所述湿法刻蚀工艺的工艺时间不宜过小，也不宜过大，如果所述工艺时间过小，则不利于与所述栅极氧化层831充分反应，去除所需厚度的栅极氧化层831；如果所述工艺时间过大，则不利于增加了工艺时间，提高工艺成本。为此，本实施例中，所述工艺时间为5秒至180秒。

在其他实施例中，所述减薄处理的工艺还可以为气相刻蚀工艺。所述气相刻蚀工艺包括Certas刻蚀工艺，Certas刻蚀工艺的选择性也较高，也有利于有针对性的去除所述栅极氧化层831。

所述Certas刻蚀工艺采用的刻蚀气体包括氟化氢气体和氨气的混合气体。所述氟化氢气体为半导体领域中用于刻蚀氧化硅材料的常用气体。所述氨气用于作为反应的催化剂，提高刻蚀速率。

参考图11，在所述减薄处理后，在所述伪栅结构832的侧壁上形成栅极内侧墙833。

栅极内侧墙833用于支撑伪栅结构832，从而为后续去除伪栅结构832，形成栅极开口提供工艺基础。

本实施例中，对所述伪栅结构832两侧的栅极氧化层831进行减薄处理后，在伪栅结构832的侧壁上形成栅极内侧墙833，与未进行减薄处理的方案相比，所述栅极内侧墙833与沟道叠层880之间的距离减小，也就意味着栅极内侧墙833与沟道叠层880之间的空间变小，则后续去除伪栅结构832所在位置的栅极氧化层831时，有利于降低后续形成的源漏掺杂区经由栅极内侧墙833与沟道叠层880之间的空间被暴露的概率。

需要说明的是，所述栅极内侧墙833还覆盖于暴露的叠层结构的顶部和所述伪栅结构832的顶部。

参考图12，形成所述栅极内侧墙833后，形成源漏掺杂区前，在所述伪栅结构832两侧形成贯穿所述叠层结构的凹槽840。

凹槽840用于为后续形成源漏掺杂区提供空间位置。

具体地，本实施例中，采用各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀伪栅结构832两侧的叠层结构，有利于提高凹槽840的剖面形貌质量，从而有利于对凹槽840的侧壁形貌进行精确控制。

需要说明的是，在刻蚀伪栅结构832两侧的叠层结构之前还包括：刻蚀去除伪栅结构832顶部、以及叠层结构上的栅极内侧墙833。

相应的，以伪栅结构832侧壁上的栅极内侧墙833为掩膜，刻蚀伪栅结构832两侧的叠层结构，以形成凹槽840。

继续参考图12，形成所述凹槽840后，沿所述沟道层882的延伸方向，去除所述凹槽840侧壁暴露出的部分长度的所述牺牲层881，形成内沟槽(未标示)，并在所述内沟槽内形成内侧墙838。

内沟槽838为后续形成内侧墙提供空间位置。

本实施例中，采用蒸汽刻蚀工艺，沿沟道层882的延伸方向，刻蚀凹槽840侧壁暴露出的部分宽度的牺牲层881。蒸汽刻蚀工艺为各向同性的刻蚀工艺，能够沿沟道层882的延伸方向对牺牲层881进行刻蚀，且蒸汽刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层881的难度以及降低对其他膜层结构(例如：沟道层)产生损伤的几率。

本实施例中，牺牲层881的材料为SiGe，沟道层882的材料为Si，通过HCl蒸汽对凹槽840侧壁的牺牲层881进行蒸汽刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，能有效降低沟道层882受损的概率。

内侧墙838用于支撑沟道层882，从而有利于后续将伪栅结构832替换为栅极结构，此外内侧墙838用于实现了后续形成的源漏掺杂区与栅极结构之间的隔离，从而增大栅极结构与源漏掺杂区之间的距离，有利于减小栅极结构与源漏掺杂区之间的寄生电容。

本实施例中，形成所述内侧墙838的步骤包括：在所述伪栅结构832的侧壁上以及所述凹槽840的侧壁上形成内侧墙材料层，所述内侧墙材料层还填充于所述内沟槽中，去除位于所述内沟槽外部的内侧墙材料层，保留所述内沟槽内的剩余的所述内侧墙材料层作为内侧墙838。

本实施例中，内侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种；作为一示例，内侧墙的材料为氮化硅。

参考图13，形成所述栅极内侧墙833后，在所述伪栅结构832两侧的叠层结构内形成源漏掺杂区839。

具体地，在凹槽840内形成源漏掺杂区839。

源漏掺杂区839用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区839用于提供载流子源。

本实施例中，源漏掺杂区839包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，当形成NMOS晶体管时，源漏掺杂区839包括掺杂有N型离子的应力层，应力层的材料为Si或SiC；当形成PMOS晶体管时，源漏掺杂区839包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。

本实施例中，采用外延工艺，形成应力层，且在形成应力层的过程中原位自掺杂离子，掺杂有离子的应力层用于作为源漏掺杂区839。

参考图14，形成所述源漏掺杂区839后，去除所述伪栅结构832前，还包括：在所述伪栅结构832侧部的基底上形成层间介质层860，所述层间介质层860覆盖所述源漏掺杂区839。

层间介质层860用于隔离相邻器件，并且还用于在后续去除伪栅结构832的过程中，对栅极内侧墙833和鳍部起到支撑的作用。

本实施例中，层间介质层860的材料为氧化硅。在其他实施例中，层间介质层的材料还可以是其他绝缘材料。

继续参考图14，形成所述源漏掺杂区839后，去除所述伪栅结构832以及所述伪栅结构832底部的栅极氧化层831，在所述栅极内侧墙833之间形成栅极开口855。

栅极开口855用于为形成栅极结构提供空间位置。

去除伪栅结构832所在位置的栅极氧化层831，以满足器件的性能(例如，工作电压)的要求，而且，使得牺牲层881被暴露，以便后续通过所述栅极开口855去除牺牲层881。

本实施例中，去除伪栅结构832所在位置的栅极氧化层831的工艺包括：干法刻蚀工艺，去除伪栅结构832所在位置的栅极氧化层831的工艺与去除伪栅结构832的工艺相同，从而有利于提高工艺兼容性，减少工艺成本，在其他实施例中，去除伪栅结构所在位置的栅极氧化层的工艺还包括湿法刻蚀工艺。

参考图15，通过所述栅极开口855，去除所述牺牲层881，形成通槽(未标示)，所述通槽由相邻所述沟道层882围成，或者，由相邻的所述沟道层882和基底围成。

本实施例中，栅极开口855横跨叠层结构。

通槽和栅极开口855共同为形成栅极结构提供空间位置。通槽与栅极开口855相连通。

本实施例中，采用蒸汽刻蚀工艺去除牺牲层881。具体地，沟道层882的材料为Si，牺牲层881的材料为SiGe，因此通过HCl蒸汽去除栅极开口855露出的牺牲层881，HCl蒸汽对SiGe和Si之间具有较高的刻蚀选择比，有利于提高牺牲层881的去除效率以及降低对沟道层882造成损伤的概率。

继续参考图14，在所述栅极开口855和通槽内形成栅极结构890，所述栅极结构890包围所述沟道层882。

在器件工作时，栅极结构890用于控制导电沟道的开启和关断。本实施例中，栅极结构890为金属栅极结构，栅极结构890包括环绕覆盖沟道层882的栅介质层(图未示)、以及覆盖栅介质层的栅电极层(图未示)。

栅电极层用于作为栅极结构890与外部电路电连接的外接电极。

栅电极层的材料包括氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钛(Ti)、铝化钛(TiAl)、钨(W)、铝(Al)、氮化硅钛(TiSiN)和碳化铝钛(TiAlC)中的一种或多种。

本实施例中，栅电极层包括功函数层和电极层中的一种或两种。

本实施例中，功函数层用于调节晶体管的阈值电压。例如，当形成NMOS晶体管时，功函数层为N型功函数层，N型功函数层的材料包括铝化钛和碳化铝钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，P型功函数层的材料包括氮化钛、氮化钽和氮化硅钛中的一种或多种。

电极层用于与外部电路电连接。电极层的材料为导电材料，包括钨和铝中的一种或多种。本实施例中，电极层的材料为钨。

栅介质层用于实现栅电极层与导电沟道之间的电隔离。

本实施例中，栅介质层的材料包括氧化铪(HfO

本实施例中，栅介质层包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自氧化锆(ZrO

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。