基于单比特位移的多通道串转并自动对齐电路及方法

技术领域

本发明涉及数据传输技术领域，尤其涉及基于单比特位移的多通道串转并自动对齐电路及方法。

背景技术

高速数据传输接收端对数据进行解码时通常将模拟串行数据转换成数字并行数据，在解码并将数据向后端处理电路传输时通常会遇到两个问题：（1）数据通道（Lane）在串行转换并行结束进入数字逻辑时，多比特（bit）的时间偏离（Timing Skew）超出阈值，导致解码后多比特数据值不稳定。如图1所示，Lane1 并行时钟和数据相对于Lane0延时了3/4个时钟周期（T），Lane2 并行时钟和数据相对于Lane1超前了1/2个时钟周期。（2）数据通道解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。如图2所示，终端解码数据打包时，相对于源端每个包都向左偏移了3个比特。

发明内容

为解决背景技术中存在的技术问题，本发明提出基于单比特位移的多通道串转并自动对齐电路及方法。

本发明提出的一种并行数据对齐方法，包括：

将由串行数据转换得来的一个位宽为

按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；

从第一并行数据中截取出

从

输出并行数据单元。

优选地，“从段并行数据单元中获取与预设模式数据相匹配的并行数据单元”具体为：

按照比特位起点顺序对多段并行数据单元进行逐一的连续编号以使所有并行数据单元均具有唯一的数据编号；

将多个并行数据单元中的一个并行数据单元作为链路数据输出；

将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

获取与比特偏移量数值相等的数据编号对应的并行数据单元。

一种并行数据对齐用数据移位模块，包括：

延时处理单元，用于将由串行数据转换得来的一个位宽为

数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；

数据移位单元，用于从第一并行数据中截取出

数据输出单元，用于从

优选地，所述数据移位单元包括：

移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号

移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出来与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。

基于单比特位移的高速多通道串转并自动对齐电路，包括：

同步逻辑模块，用于接收并缓存串行数据流转换的多组并行数据，并共用一个链路时钟将多组并行数据同步输出；所述多组并行数据对应多个链路时钟；

数据移位模块，用于并行数据移位对齐，并输出处理得到的并行数据单元；

匹配校对模块，用于接收数据移位模块输出的链路数据并将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量，根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。

优选地，所述同步逻辑模块包括：

数据存储单元，用于接收串行数据流转换得到的多组并行数据，并将多组并行数据一一对应存储至多个缓存队列中；一组并行数据对应一个链路时钟以及一个缓存队列；

时钟统一单元，用于从多个链路时钟中任选一组链路时钟作为第一链路时钟，并将第一链路时钟作为多个缓存队列、数据移位模块、匹配校对模块的触发时钟；

数据存储单元，还用于根据第一链路时钟同步读取多个缓存队列中存储的并行数据。

优选地，所述数据移位模块包括：

延时处理单元，用于将由串行数据转换得来的一个位宽为

数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；

数据移位单元，用于从第一并行数据中截取出

数据输出单元，用于从

优选地，所述数据移位单元包括：

移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号

移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。

优选地，所述匹配校对模块包括：

匹配校对单元，用于根据模型发送检查技术（Pattern Transmit and Check），将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量；

反馈信号生成单元，用于根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。

本发明中，所提出的基于单比特位移的多通道串转并自动对齐电路及方法， 数据Lane在串行转换并行结束进入数字逻辑时，多比特的时间偏离超出阈值，导致解码后多比特数据值不稳定。数据经过同步逻辑中FIFO解决了时间偏离的误差。数据Lane解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。数据经过数据移位中的移位逻辑电路解决了串转并左移或者右移的误差。提高了数据传输的稳定性，从而提高了整体的数据传输效率。

附图说明

图1为高速串行数据转换成数字并行数据时时间偏离导致多比特数据值不稳定的示意图；

图2为高速串行数据转换成数字并行数据时串行数据解码比特误差导致多比特数据值不稳定的示意图；

图3为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的模拟串并接收器输出可自动对齐比特的电路示意图；

图4为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的同步后的同步数据（Sync Data）示意图；

图5为本发明提出的基于单比特位移的多通道串转并自动对齐电路的数据移位（Data Shift）模块示意图；

图6为本发明提出的基于单比特位移的多通道串转并自动对齐电路的移位子模块示意图；

图7为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的数据经过数据移位（Data Shift）校准误差示意图；

图8为本发明提出的基于单比特位移的多通道串转并自动对齐电路及方法的BitMatch Check（比特匹配校对）逻辑示意图；

图9为本发明提出的一种并行数据对齐方法的工作流程结构示意图；

图10为本发明提出的一种并行数据对齐模块的架构示意图。

具体实施方式

参照图9，本发明提出的一种并行数据对齐方法，包括：

将由串行数据转换得来的一个位宽为

按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据。

从第一并行数据中截取出

从

具体地，按照比特位起点顺序对多段并行数据单元进行逐一的连续编号

将多个并行数据单元中的一个并行数据单元作为链路数据输出；

将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

获取与比特偏移量数值相等的数据编号对应的并行数据单元。

输出并行数据单元。

参照图10，本发明提出的一种并行数据对齐用数据移位模块，包括：

延时处理单元，用于将由串行数据转换得来的一个位宽为

数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；

数据移位单元，用于从第一并行数据中截取出

数据移位单元包括：

移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号

移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出来与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。

数据输出单元，用于从

参照图1-10，本发明提出的基于单比特位移的高速多通道串转并自动对齐电路，包括：

同步逻辑模块，用于接收并缓存串行数据流转换的多组并行数据，并共用一个链路时钟将多组并行数据同步输出；多组并行数据对应多个链路时钟；

数据移位模块，用于并行数据移位对齐，并输出处理得到的并行数据单元；

匹配校对模块，用于接收数据移位模块输出的链路数据并将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量，根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。

同步逻辑模块包括：

数据存储单元，用于接收串行数据流转换得到的多组并行数据，并将多组并行数据一一对应存储至多个缓存队列中；一组并行数据对应一个链路时钟以及一个缓存队列；

时钟统一单元，用于从多个链路时钟中任选一组链路时钟作为第一链路时钟，并将第一链路时钟作为多个缓存队列、数据移位模块、匹配校对模块的触发时钟；

数据存储单元，还用于根据第一链路时钟同步读取多个缓存队列中存储的并行数据。

数据移位模块包括：

延时处理单元，用于将由串行数据转换得来的一个位宽为

数据拼接单元，用于按照时钟周期的先后将（N+1）个并行数据拼接成一组连续的第一并行数据；

数据移位单元，用于从第一并行数据中截取出

数据输出单元，用于从

数据移位单元包括：

移位处理单元，用于按照比特位起点顺序对多段并行数据单元进行逐一的连续编号

移位匹配单元，用于将多个并行数据单元中的一个并行数据单元作为链路数据输出与预设模式数据相匹配，得到链路数据与预设模式数据之间的比特偏移量；

移位输出单元，用于获取与比特偏移量数值相等的数据编号对应的并行数据单元。

匹配校对模块包括：

匹配校对单元，用于根据模型发送检查技术（Pattern Transmit and Check），将链路数据与预设模式数据相匹配，得到链路数据与预设模式数据的比特偏移量；

反馈信号生成单元，用于根据比特偏移量生成相应的比特位移脉冲信号并反馈至数据移位模块。

如图3所示，在本实施例中，放置在模拟串并接收器中的多个Lane模块将差分信号串行正向数据和串行反向数据解码成并行数据之后，经同步逻辑输入到数字核心逻辑。

假设经模拟串并接收器串转并后输入进同步逻辑模块的并行数据有

在链路时钟的控制下，从FIFO 0 ~ FIFO M中将并行数据读出，得到同步数据（Sync Data）。数据经过FIFO的作用是将

如图1和图4所示，这可以解决时间偏离所带来的误差。同步数据从FIFO输出后进入数据移位模块，数据移位模块也采用链路时钟作为时钟。

如图5所示，数据移位模块中共有

如图6所示，其中，D触发器的CLK与链路时钟相连。

假设同步数据Sync Data共n+1个bit，即Sync Data [n:0]，该数据输入进移位子模块之后，经两级D触发器的延时，分别生成Sync Data Delay 1[n:0]和Sync Data Delay2[n:0]。将Sync Data Delay 2[n:0]、Sync Data Delay 1[n:0]和Sync Data[n:0]按照高低顺序首尾相接放在一起，而且bit n在高位bit 0在低位。该拼接过程一共可以获得2n+2个移位数据（Shift_Data[n:0]），以供后续电路进行选择。

与此同时，匹配校对（Match Checker）子模块将比特位移（Bit Shift 0 ~ BitShift M）脉冲信号输入至移位子模块。移位子模块中的上升沿产生（Posedge Generator）单元通过对比特位移脉冲信号取上升沿，并在位移子模块中通过D触发器所组成的计数器电路生成位移计数（Shift Count）信号，位移计数值的范围为0 ~ 2n+2，并以此在0 ~ 2n+2个移位数据中进行选择，选择后的移位数据命名为链路数据（Link Data[n:0]）。生成位移计数（Shift Count）信号的初始值为0，例如，假设位移计数等于3。

如图7所示，源数据取用图2中的解码数据，经过移位电路后得到正确的链路数据Link Data。

Link Data输入至匹配校对模块，进行比特匹配校对，直至匹配成功。匹配所用到的模型发送检查（Pattern Transmit and Check）技术，发送端和接收端使用事先约定好的一组Pattern[n:0]对链路数据进行检查。

比特匹配校对过程如图7所示，所有的Lane0-M数据都存储3个时钟周期的数据（此处的3与上述所举示例的位移计数值3无关，为固定值），并由高到低合并为{Lane Data [n:0], Lane Data Ahead1 [n:0], Lane Data Ahead2 [n:0]}，当所有合并数据中都能检测到匹配模型（该匹配模型的值由源端和终端事先约定赋值）时，进行校准计算。

匹配过程的详细说明如下：以Lane 0为例，假设其提前了3个比特，因生成位移计数（Shift Count）信号的初始值为0，所以Shift Data 0[n:0]首先被选中作为Link Data[n:0]输出至匹配校对模块。匹配校对模块根据上述的模型发送检查（Pattern Transmitand Check）技术检测到Link Data[n:0]提前了3个比特，由此产生了包含了3个脉冲信号的比特位移（Bit Shift）信号，上升沿产生（Posedge Generator）单元对该比特位移信号取上升沿，并在位移子模块中通过D触发器所组成的计数器电路生成位移计数3，控制多路选择器选中Shift_Data 3[n:0]。

如图8所示，给出了当Lane 0提前了3个比特、Lane 1提前了n-2个比特，Lane 2提前了n+3个比特……Lane M提前了n个比特时的匹配过程。

本实施例的基于单比特位移的多通道串转并自动对齐电路及方法的具体工作过程中，数据Lane在串行转换并行结束进入数字逻辑时，多比特的时间偏离超出阈值，导致解码后多比特数据值不稳定。数据经过同步逻辑中FIFO解决了时间偏离的误差。数据Lane解码串行转并行数据打包时出现左移或者右移的误差，导致解码后多比特数据值不稳定。数据经过数据移位中的移位逻辑电路解决了串转并左移或者右移的误差。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。