一种异步电路设计方法、系统、装置及存储介质

技术领域

本发明涉及集成电路设计技术领域，尤其是一种异步电路设计方法、系统、装置及存储介质。

背景技术

近年来随着集成电路制造工艺尺度的不断缩小和设计规模的增大，同步电路设计所带来的诸如时钟偏移、功耗高、电磁干扰等问题愈发突出，而异步电路的工作方式是各个模块之间通过相互握手来实现数据通信，具有低功耗、无时钟偏移问题和事件驱动的特性，以其独特的优势有希望成为后摩尔时代集成电路发展的突破方向。

然而，由于缺乏专门的商业EDA工具支持，现有异步电路的设计方法效率较低，因而在大规模工业应用上面临着一定的难题。此外，现在的异步电路约束方法不但复杂，而且在约束完备性和时序分析准确性上都有不足，进一步限制了异步电路的大规模应用。

发明内容

本发明的目的在于至少一定程度上解决现有技术中存在的技术问题之一。

为此，本发明实施例的一个目的在于提供一种异步电路设计方法，该方法提高了异步电路的设计效率，保障了异步电路的大规模应用。

本发明实施例的另一个目的在于提供一种异步电路设计系统。

为了达到上述技术目的，本发明实施例所采取的技术方案包括：

第一方面，本发明实施例提供了一种异步电路设计方法，包括以下步骤：

通过EDA工具构建异步电路模型架构，所述异步电路模型架构包括数据通路和控制通路；

对所述数据通路和所述控制通路进行时序约束，得到第一异步数据捆绑电路；

对所述第一异步数据捆绑电路进行规划布局、时钟树综合以及布线得到第二异步数据捆绑电路；

对所述第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路。

进一步地，在本发明的一个实施例中，所述数据通路包括多个触发器和组合逻辑，所述触发器用于缓存输入数据，所述组合逻辑用于对所述输入数据进行逻辑运算，所述控制通路包括多个握手控制器和延迟匹配单元，各所述握手控制器之间通过请求信号完成握手通信，所述请求信号包括输入请求信号和输出请求信号，所述延迟匹配单元用于在所述输入请求信号与所述输出请求信号之间进行延迟匹配操作。

进一步地，在本发明的一个实施例中，所述对所述数据通路和所述控制通路进行时序约束这一步骤，其具体为：

对所述数据通路和所述控制通路进行正向延迟传播约束，使得所述握手通信产生的握手时钟信号沿着所述请求信号的传输方向进行传播；

或，

对所述数据通路和所述控制通路进行反向延迟传播约束，使得所述握手通信产生的握手时钟信号沿着与所述请求信号对应的应答信号的传输方向进行传播。

进一步地，在本发明的一个实施例中，所述对所述数据通路和所述控制通路进行反向延迟传播约束这一步骤，其具体包括：

通过create_clock命令定义最后一个所述握手控制器产生的所述握手时钟信号为源时钟，然后采用create_generate_clock命令依次向前定义其他握手控制器产生的所述握手时钟信号为子时钟；

通过set_clock_lactency命令模拟相位偏移；

通过set_disable_path命令切断所述握手控制器的时序环路；

通过set_case_analysis命令消除non-unate门。

进一步地，在本发明的一个实施例中，当所述异步电路模型架构是通过初始同步电路转换得到的，所述异步电路设计方法还包括对所述第一异步数据绑定电路进行形式验证的步骤，其具体包括：

验证所述第一异步数据捆绑电路的第一网表与异步RTL文件是否等价，并验证所述初始同步电路的第二网表与同步RTL文件是否等价；

对所述第一网表进行网表修改，并验证修改后的所述第一网表与所述第二网表是否等价；

其中，所述网表修改包括：

将所述握手时钟信号替换为同步时钟信号；

删除异步的所述握手控制器以及所述握手通信对应的所述请求信号和所述应答信号；

删除顶层文件的异步控制端口并增加同步时钟端口。

进一步地，在本发明的一个实施例中，对所述第一异步数据捆绑电路进行时钟树综合这一步骤，其具体包括：

根据所述源时钟和所述子时钟生成第一时钟树；

设置若干个时钟树例外点，根据所述时钟树例外点将所述第一时钟树分割成多个局部时钟树；

通过update_clock_latency命令更新所述第一异步数据捆绑电路的传播延迟。

进一步地，在本发明的一个实施例中，所述对所述第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路这一步骤，其具体包括：

根据工艺手册进行延迟计算，并根据延迟计算结果通过工程修改命令在所述第二异步数据捆绑电路中插入相应类型和数量的缓冲器/延迟单元；

根据时序报告或后门级仿真结果确定插入后的所述第二异步数据捆绑电路是否满足预设的时序需求；

若是，将插入后的所述第二异步数据捆绑电路作为所述目标异步数据捆绑电路，反之，返回根据工艺手册进行延迟计算这一步骤，直至插入后的所述第二异步数据捆绑电路满足预设的时序需求。

第二方面，本发明实施例提供了一种异步电路设计系统，包括：

异步电路模型架构构建模块，用于通过EDA工具构建异步电路模型架构，所述异步电路模型架构包括数据通路和控制通路；

时序约束模块，用于对所述数据通路和所述控制通路进行时序约束，得到第一异步数据捆绑电路；

时钟树综合模块，用于对所述第一异步数据捆绑电路进行规划布局、时钟树综合以及布线得到第二异步数据捆绑电路；

延迟匹配模块，用于对所述第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路。

第三方面，本发明实施例提供了一种异步电路设计装置，包括：

至少一个处理器；

至少一个存储器，用于存储至少一个程序；

当所述至少一个程序被所述至少一个处理器执行时，使得所述至少一个处理器实现上述的一种异步电路设计方法。

第四方面，本发明实施例还提供了一种计算机可读存储介质，其中存储有处理器可执行的程序，所述处理器可执行的程序在由处理器执行时用于执行上述的一种异步电路设计方法。

本发明的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到：

本发明实施例通过EDA工具构建异步电路模型架构，异步电路模型架构包括数据通路和控制通路，然后对数据通路和控制通路进行时序约束，得到第一异步数据捆绑电路，再对第一异步数据捆绑电路进行规划布局、时钟树综合以及布线得到第二异步数据捆绑电路，进而对第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路。本发明实施例利用传统的EDA工具，通过构建异步电路模型架构、时序约束、时钟树综合以及延迟匹配等环节实现了异步数据捆绑电路的设计，与传统的异步电路设计流程相比，本发明实施例所提出的异步电路设计方法提高了异步电路的设计效率，能够有效提升异步数据捆绑电路的设计品质，保障了异步电路的大规模应用。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面对本发明实施例中所需要使用的附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员来说，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。

图1为本发明实施例提供的异步电路设计方法的步骤流程图；

图2为本发明实施例提供的异步电路模型架构的基本结构示意图；

图3为本发明实施例提供的实现可选择延迟的异步电路模型架构的基本结构示意图；

图4为本发明实施例提供的正向延迟传播约束的示意图；

图5为本发明实施例提供的反向延迟传播约束的示意图；

图6为本发明实施例提供的有助于识别传播路径的约束的示意图；

图7为本发明实施例提供的形式验证的示意图；

图8为本发明实施例提供的时钟树综合的示意图；

图9为本发明实施例提供的延迟匹配的流程示意图；

图10为本发明实施例提供的异步电路设计系统的结构框图；

图11为本发明实施例提供的异步电路设计装置的结构框图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

在本发明的描述中，多个的含义是两个或两个以上，如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。

现有技术中，异步电路的设计方案存在以下问题：

1)部分方案基于信号转换图(STG)合成异步电路，使用时钟的组合来描述路径，允许EDA工具捕获RTC，但很难为大规模异步BD电路绘制STG。

2)部分方案将Balsa用于描述和合成基于语法定向编译的异步电路到通信握手电路中，但语法定向方法的局限性导致效率较低。

3)部分方案使用一组set_min/max_delay命令来约束数据路径，需要手动一步一步地指定和约束路径，这对于大规模异步BD电路设计来说过于复杂。

4)部分方案利用主流商用EDA工具设计异步电路的ADM(adaptive delaymatching)流程，但忽略了控制通路和数据通路的紧耦合关系，主动放弃了对控制通路的分析，照成时序分析不准确；且其延迟匹配通过约束完成，一旦结果不符合预期，就必须回到初始阶段修改约束，造成效率低。此外，引入特殊约束处理相位问题，容易造成约束遗漏或过约束。

5)部分方案提出了PTC(propagated timing constraints)流程，同样可以由主流EDA工具实现，相比ADM，尝试将控制通路纳入分析，但其传播延迟的视角为前向传播视角，不利于后端的延迟匹配和时钟树生长；且其延迟匹配阶段过早(必须在时钟树生长阶段完成)，此时缺乏布线信息，加上工具之后的修改，会造成结果不准确。此外，在完成延迟匹配后需要全面修改约束，对复杂工程的实用性较低；且其延迟匹配结果一旦不准确需要返回时钟树生长阶段修改，效率较低。

为了能更高效地设计和实现异步电路，本发明实施例提出了一种利用传统EDA工具来实现异步数据捆绑电路的设计流程，并在其中应用一种全新的约束方法——反向延迟传播约束方法，本发明实施例的设计流程和约束方法大幅简化了异步电路的设计流程，提高了时序分析地精确性和适用面。

参照图1，本发明实施例提供了一种异步电路设计方法，具体包括以下步骤：

S101、通过EDA工具构建异步电路模型架构，异步电路模型架构包括数据通路和控制通路。

具体地，对数据捆绑型的异步电路设计，目前最常用的做法是通过同步电路转换实现。如图2所示为本发明实施例提供的异步电路模型架构的基本结构示意图，数据捆绑型异步电路结构包括两部分：数据通路与控制通路。为了便于理解，此处仅展示两级频率改变的情况，实际可依需求构建更多级频率改变的系统。

进一步作为可选的实施方式，数据通路包括多个触发器和组合逻辑，触发器用于缓存输入数据，组合逻辑用于对输入数据进行逻辑运算，控制通路包括多个握手控制器和延迟匹配单元，各握手控制器之间通过请求信号完成握手通信，请求信号包括输入请求信号和输出请求信号，延迟匹配单元用于在输入请求信号与输出请求信号之间进行延迟匹配操作。

具体地，数据通路包括负责暂存数据的“触发器”、负责逻辑运算的“组合逻辑”，其组织形式与同步电路相同。

控制通路由一连串的握手控制器构成。控制器负责握手交互，满足握手条件时产生本地脉冲，常用的控制器有“点击控制器”、“捕鼠器控制器”等，由于本发明实施例的原理与控制器类型无关，因此此处使用“点击控制器”举例说明。控制器之间通过“请求”信号、“应答”信号完成握手通信(也可省略“应答”信号)，在“输出请求”信号到“输入请求”信号之间进行延迟匹配操作。如图3所示为本发明实施例提供的实现可选择延迟的异步电路模型架构的基本结构示意图，其中，“延迟单元”可由缓冲器链、反相器链、逻辑门链等构成，实现包括但不限于单一延迟或可选择的延迟结构。

需要说明的是，本发明实施例的设计方法与控制器无关，只是用click控制器举例。此外，展示的脚本命令也是以ICC工具举例，不同工具间命令名称会有少许差异，本发明实施例对此不作赘述。

S102、对数据通路和控制通路进行时序约束，得到第一异步数据捆绑电路。

进一步作为可选的实施方式，对数据通路和控制通路进行时序约束这一步骤，其具体为：

S1021、对数据通路和控制通路进行正向延迟传播约束，使得握手通信产生的握手时钟信号沿着请求信号的传输方向进行传播；

或，

S1022、对数据通路和控制通路进行反向延迟传播约束，使得握手通信产生的握手时钟信号沿着与请求信号对应的应答信号的传输方向进行传播。

具体地，如图4所示为本发明实施例提供的正向延迟传播约束的示意图，图4展示了所提出的正向延迟传播约束。正向延迟传播思想为：认为握手产生的时钟(点击脉冲)沿着“请求”信号从控制器A传播到控制器B，然后传播到控制器C，依此类推，直到最后一个控制器。

如图5所示为本发明实施例提供的反向延迟传播约束的示意图，图5展示了所提出的反向延迟传播约束。与正向延迟传播约束不同，反向延迟传播思想为：认为握手产生的时钟(点击脉冲)沿着“应答”信号从控制器C传播到控制器B，然后传播到控制器A，依此类推，直到第一个控制器。

进一步作为可选的实施方式，对数据通路和控制通路进行反向延迟传播约束这一步骤，其具体包括：

S10221、通过create_clock命令定义最后一个握手控制器产生的握手时钟信号为源时钟，然后采用create_generate_clock命令依次向前定义其他握手控制器产生的握手时钟信号为子时钟；

S10222、通过set_clock_lactency命令模拟相位偏移；

S10223、通过set_disable_path命令切断握手控制器的时序环路；

S10224、通过set_case_analysis命令消除non-unate门。

具体地，以反向延迟传播约束方法举例，其主要时间约束包括以下步骤(适用于主流的EDA综合工具，如Genus/Innovus，Design Compile，此处以Design Compile(简称DC)和IC Compile(简称ICC)举例说明)：

1)使用create_clock命令定义最后一个控制器产生的时钟为源时钟，然后采用create_generate_clock命令依次向前定义子时钟(所有定义点为叶子节点，无需使用-edge{}子选项指定相移)。

2)使用set_clock_lactency命令来模拟相位偏移。虽然这个值在综合阶段是作为一个预估值指导DC进行更精确的综合，但是会在icc生长时钟树后自动替换为实际电路的相移。

3)使用set_disable_path命令切断click时序环路。如图6所示为本发明实施例提供的有助于识别传播路径的约束的示意图，可以理解的是，信号沿着路径X，经过与门、触发器、异或门后又回到了原点，因此需要使用set_disable_path命令切断从异或门返回的路径。

4)使用set_case_analysis命令消除non-unate门。如图6中圆圈Y所示，non-unate门是指当时钟路径经过逻辑门时，工具无法判断信号会保持不变、还是反相或是消失。因此，需要使用set_case_analysis命令将异或门的功能等效为一个buffer或反相器来进行分析。

通过1)和2)，本发明实施例提出的约束方法保留了握手分析，并将相移转换为时钟延迟的形式。3)和4)帮助工具准确地识别和分析握手路径。因此，本发明实施例提出的约束方法可以以紧密耦合的形式将数据路径和控制路径一起分析。

进一步作为可选的实施方式，当异步电路模型架构是通过初始同步电路转换得到的，异步电路设计方法还包括对第一异步数据绑定电路进行形式验证的步骤，其具体包括：

S201、验证第一异步数据捆绑电路的第一网表与异步RTL文件是否等价，并验证初始同步电路的第二网表与同步RTL文件是否等价；

S202、对第一网表进行网表修改，并验证修改后的第一网表与第二网表是否等价；

其中，网表修改包括：

S2021、将握手时钟信号替换为同步时钟信号；

S2022、删除异步的握手控制器以及握手通信对应的请求信号和应答信号；

S2023、删除顶层文件的异步控制端口并增加同步时钟端口。

具体地，如果是直接设计的异步电路，则无需进行特殊处理。但如果是从同步电路转换得到的异步电路(常用方法)，通常需要验证转换后的数据通路是否与原同步电路功能等价。

如图7所示为本发明实施例提供的形式验证的示意图，可以理解的是，这种情况下的异步电路的形式验证流程如下：

1)首先，验证异步电路的网表与异步RTL文件是否等价，以及同步电路的网表与同步RTL文件是否等价；

2)对异步电路的网表进行修改，包括：包括将所有的“点击脉冲”信号替换为“同步时钟”信号，删除异步控制器和握手信号，删除顶层文件的异步控制端口并增加“同步时钟”端口。

3)验证修改后的异步网表与同步网表是否等价。

通过这种方式，如果异步网表与异步RTL，同步网表与同步RTL等价，并且删除控制通路后的异步网表仍然与同步网表等价，则能证明异步网表的数据通路与同步电路是相同的。

S103、对第一异步数据捆绑电路进行规划布局、时钟树综合以及布线得到第二异步数据捆绑电路。

进一步作为可选的实施方式，对第一异步数据捆绑电路进行时钟树综合这一步骤，其具体包括：

S1031、根据源时钟和子时钟生成第一时钟树；

S1032、设置若干个时钟树例外点，根据时钟树例外点将第一时钟树分割成多个局部时钟树；

S1033、通过update_clock_latency命令更新第一异步数据捆绑电路的传播延迟。

如图8所示为本发明实施例提供的时钟树综合的示意图。具体地，本发明实施例所提出的设计流程只需要在时钟树综合前，使用“set_clock_tree_exception-exclude_pins”命令打断例时钟树之间的连接关系。这是因为默认的时钟树综合会平衡源时钟和子时钟驱动的所有触发器，如时钟到达第一级触发器(0，1)的时间与到达第二级触发器(3，4)的时间相同，这样就违背了异步时钟传播路径的要求。因此需要在定义“create_generated_clock”的相位寄存器时钟端设置一个时钟树例外点，它的作用是打断例外点之前的时钟树与之后的时钟树的联系，设置完成后第一级寄存器之间会共享一个局部时钟树，第二级寄存器之间共享另一个局部时钟树，两者之间是源时钟到子时钟的传播路径。对于每一级有子时钟定义的相位寄存器都需要进行例外点的设置，只有这样才能得到正确的局部时钟树综合结果。在完成上述设置后,就可以进行和同步电路完全相同的时钟树综合流程。在完成时钟树综合后,使用"update_clock_latency"命令将实际的传播延迟更新到时序分析中。

S104、对第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路。

进一步作为可选的实施方式，对第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路这一步骤，其具体包括：

S1041、根据工艺手册进行延迟计算，并根据延迟计算结果通过工程修改命令在第二异步数据捆绑电路中插入相应类型和数量的缓冲器/延迟单元；

S1042、根据时序报告或后门级仿真结果确定插入后的第二异步数据捆绑电路是否满足预设的时序需求；

S1043、若是，将插入后的第二异步数据捆绑电路作为目标异步数据捆绑电路，反之，返回根据工艺手册进行延迟计算这一步骤，直至插入后的第二异步数据捆绑电路满足预设的时序需求。

如图9所示为本发明实施例提供的延迟匹配的流程示意图。具体地，本发明实施例所提出方法完成延迟匹配的过程如下：

1)在布线完成后，通过时序报告或者后仿真的结果，观察周期与需求的差距。

2)根据工艺手册中的延时计算，插入相应类型和数量的缓冲器或延迟单元，并通过工程修改命令(Engineering Change Order，ECO)操作来实现。

3)完成插入后，观察是否满足要求，若不满足则重新计算并进行迭代。

需要说明的是，尽管这个过程需要手动操作，但工作量并不大，并且如果出现错误，也无需进行大量的回退操作，因此迭代成本非常低。

以上对本发明实施例的步骤流程进行了详细说明，可以理解的是，本发明实施例提出了一种利用传统EDA工具来实现异步数据捆绑电路的设计流程，包括异步电路的建模、时序约束、形式验证、时钟树综合、时序分析与延迟匹配等环节，与过去的设计流程相比，所提出的设计流程简明高效且实用广泛，能够有效提升异步数据捆绑电路的设计品质；本发明实施例还提出了一种全新的约束方法——反向延迟传播约束方法，以实现更精确的时间分析，在此在时间分析中，控制路径和数据路径均受到了约束，相较于过去的时序约束，所提出的约束方法更加简洁高效，而且能够提供更准确可靠的结果。

应该认识到，本发明实施例利用传统的EDA工具，通过构建异步电路模型架构、时序约束、时钟树综合以及延迟匹配等环节实现了异步数据捆绑电路的设计，与传统的异步电路设计流程相比，本发明实施例所提出的异步电路设计方法提高了异步电路的设计效率，能够有效提升异步数据捆绑电路的设计品质，保障了异步电路的大规模应用。

与现有技术相比，本发明实施例还具有以下优点：

1、相比于ADM方法，本发明实施例将数据通路与控制通路以紧耦合的形式联合起来共同分析，能够提供更准确可靠的结果；本发明实施例也没有使用特殊约束，避免了特殊约束不全面或过约束的问题。

2、相比于PTC方法，本发明实施例有效避免了时钟树生长困难和延迟匹配过早导致时序分析不准确的问题；同时避免了中途修改约束的问题，提高了设计易用性和适用性。

3、本发明实施例的延迟匹配最后完成，即使出错也只需回退一步迭代，避免了ADM必须返回最初阶段和PTC返回中间阶段修改迭代造成的设计效率低下的问题。

参照图10，本发明实施例提供了一种异步电路设计系统，包括：

异步电路模型架构构建模块，用于通过EDA工具构建异步电路模型架构，异步电路模型架构包括数据通路和控制通路；

时序约束模块，用于对数据通路和控制通路进行时序约束，得到第一异步数据捆绑电路；

时钟树综合模块，用于对第一异步数据捆绑电路进行规划布局、时钟树综合以及布线得到第二异步数据捆绑电路；

延迟匹配模块，用于对第二异步数据捆绑电路进行延迟匹配，得到目标异步数据捆绑电路。

上述方法实施例中的内容均适用于本系统实施例中，本系统实施例所具体实现的功能与上述方法实施例相同，并且达到的有益效果与上述方法实施例所达到的有益效果也相同。

参照图11，本发明实施例提供了一种异步电路设计装置，包括：

至少一个处理器；

至少一个存储器，用于存储至少一个程序；

当上述至少一个程序被上述至少一个处理器执行时，使得上述至少一个处理器实现上述的一种异步电路设计方法。

上述方法实施例中的内容均适用于本装置实施例中，本装置实施例所具体实现的功能与上述方法实施例相同，并且达到的有益效果与上述方法实施例所达到的有益效果也相同。

本发明实施例还提供了一种计算机可读存储介质，其中存储有处理器可执行的程序，该处理器可执行的程序在由处理器执行时用于执行上述一种异步电路设计方法。

本发明实施例的一种计算机可读存储介质，可执行本发明方法实施例所提供的一种异步电路设计方法，可执行方法实施例的任意组合实施步骤，具备该方法相应的功能和有益效果。

本发明实施例还公开了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存介质中。计算机设备的处理器可以从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行图1所示的方法。

在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或上述方框有时能以相反顺序被执行。此外，在本发明的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。

此外，虽然在功能性模块的背景下描述了本发明，但应当理解的是，除非另有相反说明，上述的功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本发明是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本发明。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本发明的范围，本发明的范围由所附权利要求书及其等同方案的全部范围来决定。

上述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。

计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印上述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得上述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施方式，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

以上是对本发明的较佳实施进行了具体说明，但本发明并不限于上述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。