栅极驱动电路及使用该栅极驱动电路的显示装置

技术领域

本公开内容涉及一种栅极驱动电路和使用该栅极驱动电路的显示装置，具体而言，涉及一种通过使用逻辑电路的节点Q/QB集成第一扫描信号发生器和第二扫描信号发生器来实现具有窄边框的显示装置的栅极驱动电路和使用该栅极驱动电路的显示装置。

背景技术

目前，正在开发各种显示装置并且它们已经进入市场。例如，存在诸如液晶显示(LCD)装置、场发射显示(FED)装置、电泳显示(EPD)装置、电润湿显示(EWD)装置、有机发光显示(OLED)装置和量子点显示(QD)装置的显示装置。

在用于实现显示装置和各种产品的大规模生产的各种技术的发展中，基于用于实现消费者期望的设计的技术而不是用于操作显示装置的技术来实现技术增强。一种达到这个目的技术是使显示屏尺寸达到最大。这是为了将围绕显示屏的非显示区域，即边框，减到最小并使显示区域的尺寸达到最大以改善用户对显示屏的沉浸感并使产品设计多样化。

在边框中，布置了用于将驱动信号传送到构成显示屏的像素阵列的驱动电路。

当从驱动电路提供的信号驱动像素电路时，像素阵列发光。提供了栅极驱动电路，用以将栅极信号传送到像素电路的栅极线。提供了数据驱动电路，用以将数据信号传送到像素电路的数据线。栅极驱动电路可以包括用于控制像素电路的扫描晶体管或开关晶体管的数据电极的扫描驱动电路和用于控制发射开关晶体管的栅极电极的发射驱动电路。

传统的栅极驱动电路的扫描驱动电路使用单独的驱动器来输出用于确定数据电压是否将被传输到驱动晶体管的第一扫描信号和用于补偿驱动晶体管的第二扫描信号。由于设置了两个扫描驱动器，因此边框的尺寸增大。

需要一种通过减小其中布置有栅极驱动电路的区域来将边框减到最小的技术。

发明内容

本公开内容提供一种栅极驱动电路和使用该栅极驱动电路的显示装置，其能够实现窄边框。

本公开内容提供一种栅极驱动电路和使用该栅极驱动电路的显示装置，其能够确保驱动晶体管的驱动初始化时间。

为了实现这些目的和其他优点，并且根据本发明的目的，如在本文中具体实施和广泛描述的，栅极驱动电路包括使用逻辑电路的节点Q/QB集成的第一扫描信号发生器和第二扫描信号发生器。

提供了一种根据本公开内容的栅极驱动电路，其包括：逻辑信号发生器，包括节点Q和输出与节点Q的逻辑信号反相的逻辑信号并输出进位信号的节点QB；及扫描信号发生器，其中，第一扫描信号发生器与第二扫描信号发生器集成在一起，第一扫描信号发生器用于通过共享逻辑信号发生器的节点Q和节点QB，生成用于在初始化时间内将数据电压施加到像素电路的驱动晶体管的第一扫描信号，第二扫描信号发生器用于通过共享逻辑信号发生器的节点Q和节点QB，生成在初始化时间内表示与第一扫描信号相同的逻辑电压信号并在采样时间内表示与第一扫描信号反相的逻辑电压信号的第二扫描信号。

根据本公开内容的栅极驱动电路可以具有使用6相时钟信号的4个水平时段的初始化时间和1个水平时段的采样时间。

根据本公开内容的栅极驱动电路可以具有使用8相时钟信号的6个水平时段的初始化时间和1个水平时段的采样时间。

根据本公开内容的栅极驱动电路可以包括：逻辑信号发生器，包括具有连接到节点Q的栅极电极的第一晶体管，和串联连接到第一晶体管并且具有连接到节点QB的栅极电极的第二晶体管，并且所述逻辑信号发生器通过由第一晶体管和第二晶体管共享的节点输出进位脉冲信号。第一扫描信号发生器可以包括具有连接到节点Q的栅极电极的第三晶体管，和串联连接到第三晶体管并且具有连接到节点QB的栅极电极的第四晶体管，并且所述第一扫描信号发生器通过由第三晶体管和第四晶体管共享的节点输出第一扫描信号。第二扫描信号发生器可以包括具有连接到节点Q的栅极电极的第五晶体管，和串联连接到第五晶体管并且具有连接到节点QB的栅极电极的第六晶体管，并且所述第二扫描信号发生器通过由第五晶体管和第六晶体管共享的节点输出第二扫描信号。

根据本公开内容的栅极驱动电路中的所有晶体管可以是p型晶体管。

在根据本公开内容的栅极驱动电路中，可以将第一时钟信号提供给第一晶体管的一个端子，可以将第二高电平电压提供给第二晶体管的一个端子，可以将第一高电平电压提供给第三晶体管的一个端子，可以将第一低电平电压提供给第四晶体管的一个端子，可以将第四时钟信号提供给第五晶体管的一个端子，并且可以将第二高电平电压提供给第六晶体管的一个端子。

在根据本公开内容的栅极驱动电路中，电容器可以设置在节点Q和第五晶体管的栅极电极的连接点与由第五晶体管和第六晶体管共享的节点之间。

根据本公开内容的栅极驱动电路的第一扫描信号发生器可以包括第一信号传输晶体管，具有连接到节点Q的源极电极和连接到第三晶体管的栅极电极的漏极电极，并且借助通过栅极电极接收第二低电平电压而始终导通；并且第二扫描信号发生器可以包括第二信号传输晶体管，具有连接到节点Q的源极电极和连接到第五晶体管的栅极电极的漏极电极，并且借助通过栅极电极接收第二低电平电压而始终导通。

在根据本公开内容的栅极驱动电路中，当第一至第五时钟信号CLK1至CLK5为低电平电压并且起始脉冲信号VST和第六时钟信号CLK6为低电平电压时，逻辑信号发生器、第一扫描信号发生器和第二扫描信号发生器可以输出高电平电压；当第一时钟信号CLK1为低电平电压并且起始脉冲信号VST和第二至第六时钟信号CLK2至CLK6为高电平电压时，逻辑信号发生器可以输出低电平电压并且第一扫描信号发生器和第二扫描信号发生器可以输出高电平电压；当第四时钟信号CLK4为低电平电压并且起始脉冲信号VST、第一至第三时钟信号CLK1至CLK3以及第五时钟信号CLK5和第六时钟信号CLK6为高电平电压时，逻辑信号发生器和第一扫描信号发生器可以输出高电平电压，并且第二扫描信号发生器可以输出高电平电压；以及当第五时钟信号CLK5为低电平电压并且起始脉冲信号VST、第一至第四时钟信号CLK1至CLK4和第六时钟信号CLK6为高电平电压时，逻辑信号发生器和第二扫描信号发生器可以输出高电平电压，并且第一扫描信号发生器可以输出低电平电压。

根据本公开内容的显示装置包括：基板，包括显示区域和非显示区域；像素电路，每个像素电路包括用于根据开关操作传输操作发光二极管所必需的电流的驱动晶体管并且被布置在显示区域中；以及栅极驱动电路，包括在非显示区域中，并且包括使用逻辑电路的节点Q/QB集成的第一扫描信号发生器和第二扫描信号发生器。

在根据本公开内容的显示装置中，每个像素电路可以包括至少一个氧化物半导体晶体管和至少一个多晶硅晶体管。

在根据本发明的显示装置中，每个像素电路可以包括第一扫描晶体管和第二扫描晶体管，第一扫描晶体管被配置为接收第一扫描信号并将第一扫描信号施加到驱动晶体管的栅极电极，第二扫描晶体管被配置为接收第二扫描信号并执行用于补偿驱动晶体管的开关操作。

在根据本公开内容的显示装置中，第一扫描晶体管可以是氧化物晶体管，第二扫描晶体管可以是硅晶体管。

在根据本公开内容的显示装置中，驱动晶体管可以是氧化物晶体管或硅晶体管。

在根据本公开内容的显示装置中，驱动晶体管可以具有由半导体氧化物形成的沟道。

在根据本公开内容的显示装置中，第二扫描晶体管可以是p型或n型金属氧化物半导体硅晶体管或n型金属氧化物半导体硅晶体管。

根据本公开内容的栅极驱动电路和使用该栅极驱动电路的显示装置，通过集成SC1和SC2驱动器可以减小边框的尺寸，并且使用6相时钟信号可以确保足够的初始化时间。

本公开内容的前述一般描述和以下详细描述不指定权利要求的必要特征，因此权利要求的范围不受描述限制。

附图说明

图1是示意性地示出根据本公开内容的实施例的显示装置的配置的框图。

图2A是示意性地示出根据本公开内容的实施例的显示装置的像素电路的电路图。

图2B示出了提供给图2A所示的像素电路的扫描信号波形。

图3是示意性示出根据本公开内容的实施例的栅极驱动电路的配置的框图。

图4是详细示出根据本公开内容的实施例的栅极驱动电路的配置的电路图。

图5A是示出当起始脉冲和第六时钟指示低电平电压时栅极驱动电路的输出逻辑信号的电路图，图5B是此时的波形图。

图6A是示出当第一时钟指示低电平电压时栅极驱动电路的输出逻辑信号的电路图，图6B是此时的波形图。

图7A是示出当第四时钟指示低电平电压时栅极驱动电路的输出逻辑信号的电路图，图7B是此时的波形图。

图8A是示出当第五时钟指示低电平电压时栅极驱动电路的输出逻辑信号的电路图，图8B是此时的波形图。

图9示出根据本公开内容的另一实施例的栅极驱动电路。

具体实施方式

对于在说明书中公开的本公开内容的实施例，为了描述本公开内容的实施例的目的，例示了具体的结构和功能描述，并且本发明的实施例可以以各种形式实现，并且不应被认为是对本发明的限制。

本公开内容可以以各种方式修改并具有各种形式，并且将参考附图详细描述具体实施例。然而，本公开内容不应被解释为限于本文阐述的实施例，而是相反，本公开内容将覆盖属于实施例的精神和范围内的所有修改、等同方案和替代方案。

虽然诸如“第一”、“第二”等术语可以用于描述各种部件，但是这些部件不能被上述术语限制。上述术语仅用于将一个部件与另一个部件区分。例如，在不脱离本发明的范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件。

当元件“耦合”或“连接”到另一元件时，应当理解，第三元件可以存在于两个元件之间，尽管该元件可以直接耦合或连接到另一元件。当元件“直接耦合”或“直接连接”到另一元件时，应当理解，在两个元件之间不存在元件。用于描述元件之间的关系的其他表示，即，“之间”、“直接在之间”、“接近”、“直接接近”等应当以相同的方式解释。

在本发明的说明书中使用的术语仅用于描述特定实施例，而并非旨在限制本发明的范围。以单数形式描述的元件旨在包括多个元件，除非上下文明确地另有指示。

在本发明的说明书中，还将理解，术语“包括”和“包含”指定所陈述的特征、整体、步骤、操作、元件、部件和/或其组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或组合的存在或添加。

除非另外定义，否则本文使用的包括技术和科学术语的所有术语具有与示例实施例所属领域的普通技术人员通常理解的相同的含义。还应当理解，诸如在常用词典中定义的那些术语应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且不应当以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。

同时，当某个实施例可以以不同的方式实现时，在特定框中指定的功能或操作可以以与流程图中指定的顺序不同的顺序来执行。例如，两个连续的框可以根据相关的功能或操作而同时执行或反向执行。

在下文中，将参考附图描述根据本公开内容的栅极驱动电路和使用该栅极驱动电路的显示装置。

在以下描述中，形成在显示面板的基板上的像素电路和栅极驱动电路可以由n型或p型晶体管实现。例如，晶体管可以由MOSFET(金属氧化物半导体场效应晶体管)实现。晶体管是包括栅极、源极和漏极的三电极元件。源极是向晶体管提供载流子的电极。载流子从源极流入晶体管。漏极是用以在晶体管中发射载流子的电极。例如，载流子在晶体管中从源极流向漏极。在n型晶体管的情况下，载流子是电子，因此源极电压低于漏极电压，使得电子可以从源极流向漏极。由于在n型晶体管中电子从源极流向漏极，因此电流从漏极流向源极。在p型晶体管的情况下，载流子是空穴，因此源极电压高于漏极电压，使得空穴可以从源极流向漏极。由于在p型晶体管中空穴从源极流向漏极，所以电流从源极流向漏极。晶体管的源极和漏极不是固定的，并且可以根据施加到其上的电压而互换。

p型晶体管的导通电压可以是低电平电压VL，其截止电压可以是高电平电压VH。n型晶体管的导通电压可以是高电平电压，其截止电压可以是低电平电压。

图1是示出根据本公开内容的实施例的显示装置的框图。此处，图1是示出其中布置了可以外部补偿的像素电路的示例性显示装置的框图，显示装置的部件不限于此。

显示装置10包括显示面板10、驱动集成电路(IC)20、存储器30等。

在显示面板10中显示输入图像的屏幕包括连接到信号线的多个像素P。虽然像素P可以包括用于颜色表示的红色、绿色和蓝色子像素，但是本发明不限于此，像素P还可以包括白色子像素。其中排列像素P以显示图像的区域被称为显示区域(DA)，而除了显示区域DA之外的区域被称为非显示区域，并且非显示区域可以被称为边框。

信号线可以包括通过其将模拟数据电压Vdata提供给像素P的数据线和通过其将栅极信号提供给像素P的栅极线。根据像素电路配置，栅极信号可以包括两个或更多个信号。在以下将描述的像素电路中，栅极信号包括第一扫描信号SC1、第二扫描信号SC2和发射信号EM。信号线还可以包括用于感测像素P的电特性的感测线。

显示面板10的像素P以矩阵形式排列以构成像素阵列，但是本发明不限于此。除了矩阵形式之外，像素P可以以各种形式排列，例如像素共用形式、条纹形式和菱形形式。每个像素P可以连接至任何一条数据线、任何一条感测线以及至少一条栅极线。为每个像素P提供来自功率发生器的高电平电源电压和低电平电源电压。功率发生器可以通过高电平电源电压线向像素P提供高电平电源电压。此外，功率发生器可以通过低电平电源电压线向像素P提供低电平电源电压。功率发生器可以包括在驱动IC 20中。驱动IC 20模块基于像素P的电特性感测结果将图像数据输入到像素P的预定补偿值中。驱动IC 20包括生成与调制数据V-DATA相对应的数据电压的数据驱动电路28，以及控制数据驱动电路28和栅极驱动电路15的操作定时的定时控制器21。驱动IC 20的数据驱动电路28通过将预定补偿值添加到输入图像数据来生成补偿数据。数据驱动电路28将补偿数据转换为数据电压Vdata，并将数据电压Vdata提供给数据线。数据驱动电路28包括数据驱动器25、补偿器26、补偿存储器27等。

数据驱动器25可以包括传感器22和数据电压发生器23，但是本发明不限于此。

定时控制器21可以根据从主机系统40输入的视频信号生成定时信号。例如，定时控制器21可以基于垂直同步信号、水平同步信号、点时钟信号和数据使能信号，生成用于控制栅极驱动电路15的操作定时的栅极定时控制信号GTC和用于控制数据驱动器25的操作定时的数据定时控制信号DTC。

数据定时控制信号DTC可以包括源起始脉冲信号、源采样时钟信号和源输出使能信号，但是本发明不限于此。源起始脉冲信号控制数据电压发生器23的数据采样起始定时。源采样时钟信号是基于上升沿或下降沿来控制数据采样定时的时钟信号。源输出使能信号控制数据电压发生器23的输出定时。

栅极定时控制信号GTC可以包括栅极起始脉冲信号和栅极移位时钟信号，但是本发明不限于此。将栅极起始脉冲信号施加到生成第一输出的级以启动该级的操作。栅极移位时钟信号是共同输入到各级的时钟信号，并且移位栅极起始脉冲信号。

数据电压发生器23使用数模转换器(DAC)生成输入图像的数据电压Vdata，并通过数据线将数据电压Vdata提供给像素P，其中，所述数模转换器在将输入图像再现于屏幕上的正常驱动模式下将数字信号转换为模拟信号。

在用于在产品装运前或产品工作期间测量像素P的电特性偏差的感测模式中，数据电压发生器23转换从灰度-亮度测量系统接收的测试数据，以生成用于感测的数据电压。数据电压发生器23通过数据线向显示面板10的感测目标像素P提供用于感测的数据电压。灰度-亮度测量系统感测像素P的电特性。灰度-亮度测量系统基于感测结果导出像素P的补偿值，该补偿值补偿像素P的电特性偏差，具体是驱动晶体管的阈值电压偏差。灰度-亮度测量系统将像素P的补偿值存储在存储器30中或更新预先存储的值。存储器30可以被实现为补偿存储器27和单个存储器。此外，存储器30可以是闪存，但是本发明不限于此。

灰度级-亮度测量系统可以在感测模式操作中电连接到存储器30。

当在正常驱动模式下向显示装置10供电时，将来自存储器30的补偿值加载到驱动IC 20的补偿存储器27中。驱动IC 20的补偿存储器27可以是DDR SDRAM或SRAM，但是本发明不限于此。

传感器22可以根据驱动晶体管的电流对驱动晶体管的源极电压进行采样，以感测驱动晶体管的电特性。传感器22可以被配置为感测每个像素P的电特性，并且在产品装运之前的老化处理中将电特性传送到灰度-亮度测量系统。

补偿器26使用从补偿存储器27读取的补偿值调制输入图像数据，并将调制数据V-DATA传送到数据电压发生器23。

图2A是示出根据本发明的实施例的显示装置的像素电路的电路图。图2A的像素电路可以包括发射元件EL、驱动晶体管DT、电容器C、第一扫描晶体管ST1、第二扫描晶体管ST2和发射开关晶体管ST3。将像素电路的第一扫描晶体管ST1、第二扫描晶体管ST2、发射开关晶体管ST3和驱动晶体管DT实现为两种类型的晶体管。例如，晶体管类型可以包括n型和p型，以及氧化物半导体晶体管和多晶硅晶体管。可以将第一扫描晶体管ST1实现为n型晶体管，可以将驱动晶体管、第二扫描晶体管ST2和发射开关晶体管ST3实现为p型晶体管。尽管在图2A中例示了其中仅将第一扫描晶体管ST1实现为n型晶体管的像素电路，但是本发明不限于此。

根据本发明的实施例的像素电路的第一扫描晶体管ST1可以是氧化物晶体管，第二晶体管ST2可以是硅晶体管。可替换地，第二扫描晶体管可以是p型金属氧化物半导体硅晶体管或n型金属氧化物半导体硅晶体管。

此外，驱动晶体管DT可以被配置为氧化物晶体管或硅晶体管。驱动晶体管DT可以包括由半导体氧化物形成的沟道。

尽管在图2A中例示了由四个晶体管和一个电容器构成的外部和内部补偿像素电路，但是本发明不限于此，并且像素电路可以是由两种类型的n型和p型晶体管构成的内部补偿或外部补偿像素电路。

在图2A中，可以通过外部补偿方法来补偿驱动晶体管DT的阈值电压，并可以通过内部补偿方法来补偿驱动晶体管的迁移率偏差。

如上所述，第一扫描晶体管ST1可以是包括具有小截止电流的氧化物半导体层的氧化物晶体管。截止电流是在晶体管截止的状态下在晶体管的源极和漏极之间流动的漏电流。即使具有小截止电流的晶体管元件长时间处于截止状态，其也具有小的漏电流，因此当以低速驱动像素时，可以将像素中的亮度变化减到最小。例如，低速驱动可以是以1Hz进行驱动。

驱动晶体管DT、第二扫描晶体管ST2和发射开关晶体管ST3可以是包括由具有高迁移率的低温多晶硅(LTPS)形成的半导体层的多晶硅晶体管。

在本说明书的显示装置中，可以降低帧速率，并且以低速驱动像素，以便降低静止图像中的功耗。在这种情况下，数据更新周期增加，因此当在像素中生成漏电流时，可能发生闪烁。当像素的亮度周期性地改变时，用户可以感知到闪烁。

如果将具有长截止周期的第一扫描晶体管ST1用作包括具有小截止电流的氧化物半导体层的晶体管，则在低速驱动时漏电流减小，因此可以防止闪烁。

参照图2A，将第一扫描信号SC1、第二扫描信号SC2和发射信号EM施加到像素电路。第一扫描信号SC1、第二扫描信号SC2和发射信号EM在高电平电压VH和低电平电压VL之间摆动。

发射元件EL包括形成在阳极和阴极之间的有机化合物层。有机化合物层可以包括空穴注入层(HIL)、空穴传输层(HTL)、发射层(EML)、电子传输层(ETL)和电子注入层(EIL)，但是本发明不限于此。为发射元件EL的阴极提供低电平电源电压VSS，并且阳极连接到驱动晶体管的漏极电极。

驱动晶体管DT是根据栅极-源极电压控制流过发射元件EL的电流的驱动元件。驱动晶体管DT包括连接到第一节点DTG的栅极电极、连接到第二节点DTD的漏极电极、以及连接到第三节点DTS的源极电极。第一节点DTG连接到驱动晶体管DT的栅极电极、电容器C的一个电极和第一扫描晶体管ST1的源极元件。电容器C连接在第一节点DTG与第三节点DTS之间。高电平电源电压VDD通过第三节点DTS施加到驱动晶体管DT。

第一扫描晶体管ST1包括被施加有第一扫描信号SC1的栅极电极、被施加有数据电压Vdata的漏极电极、以及通过第一节点DTG连接到驱动晶体管DT的栅极电极的源极电极。

第二扫描晶体管ST2根据第二扫描信号SC2导通，以在感测线和第二节点DTD之间形成电流通路。第二扫描晶体管ST2包括被施加有第二扫描信号SC2的栅极电极、被施加有参考电压Vref的源极电极、以及通过第二节点DTD连接到驱动晶体管DT的漏极电极和发射元件EL的阳极的漏极电极。参考电压Vref低于高电平电源电压VDD和数据电压Vdata。

发射开关晶体管ST3包括被施加有发射信号EM的栅极电极、通过第三节点DTS连接到驱动晶体管DT的源极电极的漏极电极、以及通过高电平电源电压线被施加有高电平电源电压VDD的源极电极。

发射开关晶体管ST3连接在通过其提供高电平电源电压VDD的高电平电源电压线和驱动晶体管DT的源极电极之间，并且响应于发射信号EM开关高电平电源电压线和驱动晶体管DT之间的电流路径。

图2B是示出提供给图2A所示的像素电路的扫描信号波形的图。在图2B的(A)和(B)中，1H表示其中将数据写入像素的1个水平时段。

(A)示出了使用6相时钟信号生成逻辑信号的情况。第一扫描信号SC1是5个水平时段5H的晶体管导通电压，第二扫描信号SC2是1个水平时段1H的晶体管导通电压。

(B)示出了使用8相时钟信号生成逻辑信号的情况。第一扫描信号SC1是7个水平时段7H的晶体管导通电压，第二扫描信号SC2是1个水平时段1H的晶体管导通电压。第二扫描信号SC2是在初始化时间①中与第一扫描信号SC1相同的逻辑电压信号，以及在采样时间②中与第一扫描信号SC1反相的逻辑电压。

在与初始化时间①相对应的4个水平时段4H或6个水平时段6H中，将第一扫描信号SC1作为高电平电压VH施加到第一扫描晶体管ST1的栅极电极。因此，第一扫描晶体管ST1导通。第二扫描信号SC2也是高电平电压VH，并且第二扫描晶体管ST2在4个水平时段4H或6个水平时段6H中截止。通过第一扫描晶体管ST1的漏极电极提供的数据电压Vdata通过连接到驱动晶体管DT的栅极电极的第一节点DTG，并被充入设置在第一节点DTG和第三节点DTS之间的电容器C中。

在经过初始化时间①之后，第二扫描晶体管SC2切换到低电平电压VL，并被施加到第二扫描晶体管ST2的栅极电极，使得第二扫描晶体管ST2在采样时间②中导通1个水平时段1H。将通过第二扫描晶体管ST2的漏极电极提供的参考电压Vref施加到连接到驱动晶体管DT的源极电极的第二节点DTD。

图3是示出根据本公开内容的栅极驱动电路的配置中的扫描信号发生器的配置的图。栅极驱动电路除了扫描信号发生器之外还可以包括生成发射信号EM的发射信号发生器。

如图所示，根据本公开内容的栅极驱动电路15包括逻辑信号发生器15a、共享逻辑信号发生器15a的节点Q和节点QB并生成第一扫描信号SC1的第一扫描信号发生器15b、以及共享逻辑信号发生器15a的节点Q和节点QB并生成第二扫描信号SC2的第二扫描信号发生器15c。

逻辑信号发生器15a接收起始脉冲信号VST、第二高电平电压VGH2、第二低电平电压VGL2以及第一时钟信号CLK1，并输出进位信号逻辑。

第一扫描信号发生器15b共享逻辑信号发生器15a的节点Q和节点QB，接收第一高电平电压VGH1和第一低电平电压VGL1，并输出第一扫描信号SC1。

第二扫描信号发生器15c共享逻辑信号发生器15a的节点Q与节点QB，接收第二高电平电压VGH2与第四时钟信号CK4，并输出第二扫描信号SC2。

图4是详细示出了图3的扫描信号发生器的配置的图。

逻辑信号发生器15a包括第一晶体管T1和第二晶体管T2、第七到第十三晶体管T7到T13、以及第一自举电容器CQ和第二自举电容器CQB。第一至第十三晶体管T1至T13中的第一晶体管T1和第二晶体管T2通过借以共享的节点输出进位脉冲信号逻辑，用于启动其后的移位寄存器的操作。

第一晶体管T1包括连接到节点Q Q-节点的栅极电极、连接到第一时钟供给线的源极电极和连接到进位脉冲输出节点的漏极电极。第一晶体管T1响应于节点Q Q-节点的电位而导通或截止，以通过输出节点输出第一时钟信号CLK1的逻辑电压或阻断该逻辑电压。

第二晶体管T2包括连接到节点QB QB-节点的栅极电极、连接到第二高电压电源线的源极电极、以及连接到进位脉冲输出节点的漏极电极。第二晶体管T2响应于节点QB QB-节点的电位而导通或截止，以通过输出节点输出通过第二高电平电压线提供的第二高电平电压VGH2，或者阻断该第二高电平电压VGH2。

第七晶体管T7包括连接到起始脉冲线的栅极电极、连接到第二低电平电压线的源极电极、以及连接到第八晶体管T8的源极电极的漏极电极。第七晶体管T7响应于通过起始脉冲线提供的起始脉冲信号VST的电位而导通或截止，以通过漏极电极传输通过第二低电平电压线提供的第二低电平电压VGL2，或阻断该第二低电平电压VGL2。

第八晶体管T8包括连接到第六时钟供应线的栅极电极、连接到第七晶体管T7的漏极电极的源极电极、以及连接到节点Q'Q'-节点的漏极电极。第八晶体管T8响应于通过第六时钟供应线提供的第六时钟信号CLK6的电位而导通或截止，以将通过第二低电平电压线提供的并从第七晶体管T7传输的第二低电平电压VGL2传输到节点Q'Q'-节点，或者阻断该第二低电平电压VGL2。

第九晶体管T9包括连接到节点QB QB-节点的栅极电极、连接到第二高电平电压线的源极电极、以及连接到节点Q'Q'-节点的漏极电极。第九晶体管T9响应于节点QB QB-节点的电位而导通或截止，以传输通过第二高电平电压线提供的第二高电平电压VGH2，或者阻断该第二高电平电压VGH2。

第十晶体管T10包括连接到第五时钟线的栅极电极、连接到第二低电平电压线的源极电极、以及连接到节点QB QB-节点的漏极电极。第十晶体管T10响应于通过第五时钟线提供的第五时钟信号CLK5的电位而导通或截止，以将通过第二低电平电压线提供的第二低电平电压VGL2传输到节点QB QB-节点，或阻断该第二低电平电压VGL2。

第十一晶体管T11包括连接到起始脉冲线的栅极电极、连接到第二高电平电压线的源极电极、以及连接到节点QB QB-节点的漏极电极。第十一晶体管T11响应于通过起始脉冲线提供的起始脉冲信号VST的电位而导通或截止，以将通过第二高电平电压线提供的第二高电平电压VGH2传输到节点QB QB-节点，或阻断该第二高电平电压VGH2。

第十二晶体管T12包括连接到节点Q'Q'-节点的栅极电极、连接到第二高电平电压线的源极电极、以及连接到节点QB QB-节点的漏极电极。第十二晶体管T12响应于节点Q'Q'-节点的电位而导通或截止，以传输通过第二高电平电压线提供的第二高电平电压VGH2，或阻断该第二高电平电压VGH2。

第十三晶体管T13包括连接到第二低电平电压线的栅极电极、连接到节点Q'Q'-节点的源极电极、以及连接到节点Q Q-节点的漏极电极。第十三晶体管T13根据通过第二低电平电压线提供的第二低电平电压VGH2而始终导通，以将节点Q'Q'-节点的逻辑电压传输到节点Q Q-节点。

第一自举电容器CQ的一端连接到节点Q Q-节点，另一端连接到进位脉冲输出节点。通过第十三晶体管T13提供的电流被充入第一自举电容器CQ中。

第一自举电容器CQB的一端连接到第二高电平电压线，另一端连接到节点QB QB-节点。对应于根据通过第二高电平电压线提供的第二高电平电压VGH2和节点QB QB-节点的电位之间的差的电压的电流被充入第二自举电容器CQB中。

第一扫描信号发生器15b可以包括构成输出单元的第三晶体管T3、第四晶体管T4和第十四晶体管T14。

第十四晶体管T14包括连接到第二低电平电压线的栅极电极、连接到逻辑信号发生器15a的节点Q'Q'-节点的源极电极、以及连接到第三晶体管T3的栅极电极的漏极电极。第十四晶体管T14根据通过低电平电压线提供的第二低电平电压VGL2而始终导通，以将逻辑信号发生器15a的节点Q'Q'-节点的逻辑电压传输到第三晶体管T3的栅极电极。即，第十四晶体管T14使施加到第三晶体管T3的栅极电极的逻辑电压与逻辑信号发生器15a的节点QQ-节点的电位一致。第十四晶体管T14是信号传输晶体管之一。可以省略第十四晶体管T14。

第三晶体管T3包括连接到第十四晶体管T14的漏极电极的栅极电极、连接到第一高电平电压线的源极电极、以及连接到第一扫描信号SC1的输出节点的漏极电极。第三晶体管T3响应于通过栅极电极传输的逻辑信号发生器15a的节点Q Q-节点的电位Q而导通或截止，以通过第一扫描信号SC1的输出节点输出通过第一高电平电压线提供的第一高电平电压VGH1，或者阻断该第一高电平电压VGH1。

第四晶体管T4包括连接到逻辑信号发生器15a的节点QB QB-节点的栅极电极、连接到第一低电平电压线的源极电极、以及连接到第一扫描信号SC1的输出节点的漏极电极。第四晶体管T4响应于通过栅极电极传输的逻辑信号发生器15a的节点QB QB-节点的电位而导通或截止，以通过第一扫描信号SC1的输出节点输出通过第一低电平电压线提供的第一低电平电压VGL1，或者阻断该第一低电平电压VGL1。

第二扫描信号发生器15c可以包括构成输出单元的第五晶体管T5和第六晶体管T6、第十五晶体管T15和第三自举电容器CQ_SC2。

第十五晶体管T15包括连接到第二低电平电压线的栅极电极、连接到逻辑信号发生器15a的节点Q'Q'-节点的源极电极、以及连接到第五晶体管T5的栅极电极的漏极电极。第十五晶体管T15为信号传输晶体管之一。第十五晶体管T15根据通过低电平电压线提供的第二低电平电压VGL2而始终导通，以将逻辑信号发生器15a的节点Q'Q'-节点的逻辑电压传输到第五晶体管T5的栅极电极。即，第十五晶体管T15使施加到第五晶体管T5的栅极电极的逻辑电压与逻辑信号发生器15a的节点Q Q-节点的电位一致。

第五晶体管T5包括连接到第十五晶体管T15的漏极电极的栅极电极、连接到第四时钟线的源极电极、以及连接到第二扫描信号SC2的输出节点的漏极电极。第五晶体管T5响应于通过栅极电极传输的逻辑信号发生器15a的节点Q Q-节点的电位而导通或截止，以通过第二扫描信号SC2的输出节点输出第四时钟信号CLK4的逻辑电压或阻断该第四时钟信号CLK4。

第六晶体管T6包括连接到逻辑信号发生器15a的节点QB QB-节点的栅极电极、连接到第二高电平电压线的源极电极、以及连接到第二扫描信号SC2的输出节点的漏极电极。第六晶体管T6响应于通过栅极电极传输的逻辑信号发生器15a的节点QB QB-节点的电位而导通或截止，以通过第二扫描信号SC2的输出节点输出通过第二高电平电压线提供的第二高电平电压VGH2，或阻断该第二高电平电压VGH2。

当在如图2所示配置的电路中将第一扫描晶体管ST1实现为氧化物半导体晶体管而将第二扫描晶体管ST2实现为多晶硅晶体管时，它们使用单独的低电平电压VGL，因为它们的低电平电压不同。例如，第一低电平电压VGL1用作提供给第一扫描晶体管ST1的低电平电压VGL，而第二低电平电压VGL2用作提供给第二扫描晶体管ST2的低电平电压VGL。即，在第二扫描信号发生器15c中，第二低电平电压VLG2既用作起始脉冲信号VST也用作时钟信号CLK，因为输出时钟信号CLK。当如本公开内容中那样集成第一扫描信号发生器15b和第二扫描信号发生器15c时，例如，当将-10V的第二低电平电压VGL2施加到第一扫描信号发生器15b的节点QB QB-节点，并且提供给第一扫描信号发生器15b的第一低电平电压VGL1是-6V时，第四晶体管T4的漏极-源极电压Vgs被施加为“4V”，因此可以改善延迟。

图5A是示出当起始脉冲信号VST和第六时钟信号CLK6在时段“步骤1”内表示低电平电压VL时逻辑信号发生器15a、第一扫描信号发生器15b和第二扫描信号发生器15c的输出信号的电路图，图5B是此时的波形图。

如图5B所示，在步骤1中，起始脉冲信号VST和第六时钟信号CLK6表示低电平电压VL。

逻辑信号发生器15a的第七晶体管T7借助通过栅极电极接收起始脉冲信号VST而导通，并通过漏极电极传输通过第二低电平电压线提供的第二低电平电压VGL2。第八晶体管T8借助通过栅极电极接收第六时钟信号CLK6而导通，以将第二低电平电压VGL2传输到节点Q'Q'-节点。在这种情况下，由于第十三晶体管T13始终导通，所以节点Q Q-节点具有低电平电压，因此第一晶体管T1导通。第一晶体管T1导通，因此进位输出逻辑具有第一时钟信号CLK1的高电平电压。第十二晶体管T12由施加到栅极电极的第二低电平电压VGL2导通，以将第二高电平电压VGH2传输到节点QB QB-节点。在这种情况下，节点QB QB-节点具有高电平电压，因此第二晶体管T2保持截止状态。

第一扫描信号发生器15b的第十四晶体管T14由提供给栅极电极的第二低电平电压VGL2导通，以将逻辑信号发生器15a的节点Q Q-节点的低电平电压传输到第三晶体管T3的栅极电极。第三晶体管T3由施加到栅极电极的节点Q Q-节点的低电平电压导通。第三晶体管T3将提供给源极电极的第一高电平电压VGH1传输到漏极电极，以输出高电平电压VH作为第一扫描信号SC1。在这种情况下，由于将逻辑信号发生器15a的节点QB QB-节点的高电平电压提供给第四晶体管T4的栅极电极，因此第四晶体管T4保持截止状态。

第二扫描信号发生器15c的第十五晶体管T15由提供给栅极电极的第二低电平电压VGL2导通，以将逻辑信号发生器15a的节点Q Q-节点的低电平电压传输到第五晶体管T5的栅极电极。第五晶体管T5由施加到栅极电极的节点Q Q-节点的低电平电压导通。第五晶体管T5将提供给源极电极并通过第四时钟线传输的高电平电压传输到漏极电极，以输出高电平电压作为第二扫描信号SC2。在这种情况下，由于将逻辑信号发生器15a的节点QB QB-节点的高电平电压提供给第六晶体管T6的栅极电极，因此第六晶体管T6保持截止状态。

因此，在步骤1中，在起始脉冲信号VST与第六时钟信号CLK6同步时，节点Q Q-节点被充电到低电平电压，并且在输出高电平电压作为第一扫描信号SC1时，初始化时段①开始。

图6A是示出当第一时钟信号CLK1在周期“步骤2”内表示低电平电压VL时逻辑信号发生器15a、第一扫描信号发生器15b和第二扫描信号发生器15c的输出信号的电路图，图6B是此时的波形图。

如图6B所示，在步骤2中，起始脉冲信号VST与第六时钟信号CLK6为高电平电压，而第一时钟信号CLK1为低电平电压。

由于起始脉冲信号VST与第六时钟信号CLK6切换到高电平电压，因此第七晶体管T7、第八晶体管T8与第十一晶体管T11截止。节点Q'Q'-节点浮置到低电平电压。通过栅极电极接收第二低电平电压VGL2的第十三晶体管T13保持导通状态，因此节点Q Q-节点表示低电平电压。当对第一自举电容器CQ中充电的电压放电时，节点Q Q-节点的电压具有低于低电平电压的电压值。由于节点Q'Q'-节点表示处于浮置状态的低电平电压，所以第十二晶体管T12导通。由于通过第十一晶体管T11和第十二晶体管T12的源极电极为节点QB QB-节点提供第二高电平电压VGH2，因此第二晶体管T2保持截止状态。第一晶体管T1由施加到栅极电极的低电平电压导通。第一晶体管T1通过漏极电极将提供给源极电极的第一时钟信号CLK1的低电平电压输出到输出端。逻辑信号发生器15a的输出信号逻辑切换到低电平电压。

第一扫描信号发生器15b的第三晶体管T3由施加到栅极电极的节点Q Q-节点的低电平电压导通。第三晶体管T3输出提供给源极电极的第一高电平电压VGH1作为第一扫描信号SC1。在这种情况下，由于将节点QB QB-节点的高电平电压提供给第一扫描信号发生器15b的第四晶体管T4的栅极电极，因此第四晶体管T4保持截止状态。

第二扫描信号发生器15c的第十五晶体管T15根据提供给栅极电极的第二低电平电压VGH2保持导通状态，并且节点Q Q-节点表示低电平电压。第五晶体管T5由提供给栅极电极的节点Q Q-节点的低电平电压导通。第五晶体管T5输出具有提供给源极电极的高电平电压的第四时钟信号CLK4作为第二扫描信号SC2。在这种情况下，由于将节点QB QB-节点的高电平电压提供给第六晶体管T6的栅极电极，因此第六晶体管T6保持截止状态。

第二扫描信号发生器15c的输出信号SC2与第四时钟信号CLK4同步。因此，第一扫描信号发生器15b和第二扫描信号发生器5c的输出信号在时段“步骤3”和“步骤4”中保持浮置状态。即，由于当第二时钟信号CLK2和第三时钟信号CLK3处于低电平电压时，第一扫描信号发生器15b的输出信号SC1为高电平电压，而第二扫描信号发生器15c的输出信号SC2保持低电平电压，所以没有相位变化。在切换第四时钟信号CLK4的步骤5中，第二扫描信号发生器15c输出第二扫描信号SC2。

图7A是示出当第四时钟信号CLK4在时段“步骤5”内表示低电平电压VL时逻辑信号发生器15a、第一扫描信号发生器15b和第二扫描信号发生器15c的输出逻辑信号的电路图，图7B是此时的波形图。

如图7B所示，在步骤5中，第四时钟信号CLK4为低电平电压。此处，因为起始脉冲信号VST与第六时钟信号CLK6保持高电平电压，所以第七晶体管T7、第八晶体管T8与第十一晶体管T11保持截止状态。节点Q'Q'-节点的电位为低电平电压，因此节点Q'保持浮置状态。

因为将第二低电平电压VGL2提供给第十三晶体管T13的栅极电极，所以第十三晶体管T13导通，并且因此节点Q Q-节点的电位是低电平电压。

由于处于浮置状态的节点Q'Q'-节点的电位为低电平电压，所以第十二晶体管T12导通，因此节点QB QB-节点根据通过第十一晶体管T11和第十二晶体管T12的源极电极提供的第二高电平电压VGH2而切换到高电平电压，第二晶体管T2保持截止状态。

由于第一晶体管T1由施加到栅极电极的低电平电压导通，所以通过第一晶体管T1的漏极电极输出施加到源极电极的具有高电平电压的第一时钟信号CLK1。因此，逻辑信号发生器15a的输出信号表示高电平电压。此处，由于将节点QB QB-节点的高电平电压提供给第二晶体管T2的栅极电极，因此第二晶体管T2保持截止状态。

第一扫描信号发生器15b的第三晶体管T3由施加到栅极电极的节点Q Q-节点的低电平电压VL导通。第三晶体管T3导通以输出通过漏极电极提供到源极电极的第一高电平电压VGH1。由于将节点QB QB-节点的高电平电压提供给第四晶体管T4的栅极电极，因此第四晶体管T4保持截止状态。

第二扫描信号发生器15c的第十五晶体管T15根据提供给栅极电极的第二低电平电压VGL2保持导通状态，因此节点Q Q-节点表示低电平电压。第五晶体管T5由施加到栅极电极的节点Q Q-节点的低电平电压导通。第五晶体管T5通过漏极电极输出通过源极电极输入的处于低电平电压的第四时钟信号CLK4作为第二扫描信号SC2。由于将节点QB QB-节点的高电平电压提供给第六晶体管T6的栅极电极，因此第六晶体管T6保持截止状态。

图8A是示出当第五时钟信号CLK5在时段“步骤6”内表示低电平电压VL时逻辑信号发生器15a、第一扫描信号发生器15b和第二扫描信号发生器15c的输出信号的电路图，图8B是此时的波形图。

如图8B所示，由于起始脉冲信号VST和第六时钟信号CLK6在时段“步骤6”中保持高电平电压，因此第七晶体管T7、第八晶体管T8和第十一晶体管T11保持截止状态。

第十晶体管T10由提供给栅极电极的处于低电平电压的第五时钟信号CLK5导通。由于第十晶体管T10通过源极电极被提供有第二低电平电压VGL2，并将第二低电平电压VGL2传输到与漏极电极连接的节点QB QB-节点，因此节点QB QB-节点的电位变为低电平电压。

因为连接到第九晶体管T9的栅极电极的节点QB QB-节点的电位变为低电平电压，所以第九晶体管T9导通。第九晶体管T9通过源极电极接收第二高电平电压VGH2，并将第二高电平电压VGH2提供给连接到漏极电极的节点Q'Q'-节点。由于节点Q'Q'-节点的电位切换到高电平电压，所以节点Q Q-节点的电位切换到高电平电压。由于节点Q'Q'-节点的电位是高电平电压，因此第十二晶体管T12截止。由于节点Q'Q'-节点的电位是高电平电压，所以节点Q Q-节点的电位也切换到高电平电压，并且因此第一晶体管T1截止。

由于第十晶体管T10导通，且因此节点QB QB-节点的电位切换到低电平电压，所以第二晶体管T2导通。第二晶体管T2通过漏极电极输出通过源极电极提供的第二高电平电压VGH2。在这种情况下，逻辑信号发生器15a的输出电位是高电平电压。

因为将节点Q Q-节点的高电平电压施加到第三晶体管T3的栅极电极，所以第一扫描信号发生器15b的第三晶体管T3截止。在这种情况下，由于将节点QB QB-节点的低电平电压施加到第四晶体管T4的栅极电极，因此第四晶体管T4导通。第四晶体管T4通过源极电极接收第一低电平电压VGL1，并通过漏极电极输出处于低电平电压的第一扫描信号SC1。

第二扫描信号发生器15c的第十五晶体管T15根据提供给栅极电极的第二低电平电压VGL2保持导通状态，并且由于节点Q'Q'-节点的电位是高电平电压，所以节点Q Q-节点切换到高电平电压。由于将高电平电压提供给栅极电极，所以第五晶体管T5截止。在这种情况下，借助通过栅极电极接收节点QB QB-节点的低电平电压，第六晶体管T6导通。第六晶体管T6通过漏极电极输出提供给源极电极的第二高电平电压VGH2作为第二扫描信号SC2。

图9示出根据本公开内容的另一实施例的栅极驱动电路。根据另一实施例的第一扫描信号发生器15b'和第二扫描信号发生器15c'与图4的第一扫描信号发生器15b和第二扫描信号发生器15c的不同之处在于，没有提供借助通过其栅极电极接收第二低电平电压VGL2而始终导通的第十四晶体管T14和第十五晶体管T15。

由于第十四晶体管T14和第十五晶体管T15是用于靠借助通过其栅极电极接收第二低电平电压VGL2而始终导通来防止连接到源极电极的节点Q'Q'-节点的电压泄漏的部件，所以在图9的实施例中可以省略它们。

逻辑信号发生器15a具有与图4的实施例中的那些相同的配置和操作，因此省略其描述。

尽管在本实施例中已经描述了使用6相时钟信号生成逻辑信号(即，进位信号)的示例，但是在使用8相时钟信号生成进位信号的实施例中，可以如图2B的(B)所示的确保第一扫描信号SC1的7个水平时段7H的初始化时间。

在包括像素驱动电路中的氧化物半导体晶体管和多晶硅晶体管的电路中，在以面板内栅极(GIP)提供的驱动器中执行初始化操作，而不是根据DC电压执行初始化操作。此处，在驱动晶体管DT的源极电极和有机发光二极管EL的阳极之间的第二节点DTD的初始充电期间产生延迟。因此，需要例如大约4H的长初始化时间。如上所述，根据本公开内容的栅极驱动电路可以使用6相时钟信号CLK1至CLK6来确保4个水平时段4H的初始化时间。此外，由于将第一扫描信号发生器和第二扫描信号发生器集成到单个扫描信号发生器中，所以根据本公开内容的栅极驱动电路可以减小边框尺寸。

尽管以上已经描述了本公开内容的优选实施例，但是对于本领域技术人员来说显而易见的是，在不脱离本公开内容的精神或范围的情况下，可以对本公开内容进行各种修改和变化。