晶体管器件及其制造方法

技术领域

本申请的实施例涉及晶体管器件及其制造方法。

背景技术

半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都比上一代具有更小、更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))已经减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供效益。这种缩小也增加了处理和制造IC的复杂性。

发明内容

本申请的一些实施例提供了一种晶体管器件，包括：半导体衬底，包括被隔离结构包围的器件区域；成对的源极/漏极区域，设置在所述器件区域中并且在第一方向上彼此横向间隔开；栅极结构，位于所述器件区域和所述隔离结构上面并且布置在所述成对的源极/漏极区域之间，其中，所述栅极结构包括在与所述第一方向垂直的第二方向上布置在所述器件区域的相对侧上的成对的凹槽区域；以及沟道区域，设置在所述栅极结构下方的所述器件区域中，其中，所述沟道区域具有在所述第一方向上从所述源极/漏极区域中的一个延伸到所述源极/漏极区域中的另一个的沟道长度，其中，所述沟道区域具有在所述第二方向上从所述凹槽区域中的一个延伸到所述凹槽区域中的另一个的沟道宽度。

本申请的另一些实施例提供了一种晶体管器件，包括：器件区域，设置在半导体衬底中并被隔离结构包围；栅极结构，设置在所述器件区域上，所述栅极结构包括将栅电极与所述器件区域分隔开的栅极介电层，其中，所述栅极结构包括成对的分别位于所述隔离结构和所述器件区域的界面区域上面的凹槽区域；以及成对的源极/漏极区域，设置在所述栅极结构的相对侧上的所述器件区域中，并由沟道区域横向隔开，其中，所述沟道区域具有在第一方向上从所述源极/漏极区域中的一个延伸至到所述源极/漏极区域中的另一个的沟道长度，其中，所述沟道区域具有在垂直于所述第一方向的第二方向从所述凹槽区域延伸到所述凹槽区域中的另一个的沟道宽度。

本申请的又一些实施例提供了一种用于制造晶体管器件的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构划分所述半导体衬底的器件区域；形成位于所述半导体衬底的所述器件区域上面的栅极结构，其中，所述栅极结构形成有分别位于所述隔离结构和所述器件区域的界面区域上面的成对的凹槽区域；以及利用位于适当位置的所述栅极结构，对所述半导体衬底的所述器件区域执行掺杂工艺，以在所述器件区域中形成成对的源极/漏极区域。

附图说明

当结合附图阅读时，根据以下详细描述可以最好地理解本发明的各方面。注意的是，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意增加或减小。

图1A示出了具有凹进栅极结构的晶体管器件的一些实施例的俯视图。

图1B示出了具有凹进栅极结构的晶体管器件的一些可选实施例的俯视图。

图2-图5示出了图1A-图1B的晶体管器件的一些实施例的各个截面图。

图6示出了具有凹进栅极结构的晶体管器件的一些附加的实施例的俯视图。图6可以示出图1A-图1B的晶体管器件的一些更详细的实施例。

图7-图10示出了图6的晶体管器件的一些实施例的各个截面图。

图11-图34示出了用于制造具有凹进栅极结构的晶体管器件的方法的一些实施例的一系列视图。

图35示出了用于制造具有凹进栅极结构的晶体管器件的方法的流程图。图35可以示出图11-图34的方法的一些实施例。

具体实施方式

本发明提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本发明。当然，这些仅是示例，并不期望进行限制。例如，在下面的描述中，在第二部件上方或之上的第一部件的形成可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括在第一部件和第二部件之间形成附加部件的实施例，使得第一部件和第二部件可以不直接接触。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在之下”、“在的下方”、“在...上方”、“在的上方”之类的空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还期望涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在本文使用的空间相对描述语可以同样地被相应地解释。

一些晶体管器件包括半导体衬底和浅沟槽隔离(STI)结构。STI结构位于半导体衬底上方并沉入半导体衬底中以划分半导体衬底的器件区域。此外，器件区域包括由沟道区域间隔开的成对的源极/漏极区域。栅极结构位于沟道区域上面并且包括将栅电极与沟道区域分隔开的栅极介电层。沟道区域是选择性导体，当在栅电极和成对的源极/漏极区域对上施加足够的偏压时，选择性导体允许电流从源极/漏极区域中的一个流到源极/漏极区域中的另一个。

上述晶体管器件的挑战之一是拐角效应。在STI结构和器件区域的界面区域处，诸如源极/漏极区域和沟道区域的掺杂区域的掺杂浓度不如器件区域的内部均匀，并且界面区域的掺杂浓度通常小于内部的掺杂浓度。因此，在界面区域处形成所谓的角晶体管器件，其中源极/漏极区域和沟道区域可以具有较少的掺杂浓度或不均匀的掺杂分布，并因此产生具有较小阈值电压和较小漏极电流的不同晶体管性能曲线。将角晶体管器件的该性能曲线添加到器件区域内部的性能曲线中，该晶体管器件可能遭受双峰漏极电流与栅极电压(IDVG)曲线。结果，晶体管器件遭受减小的器件阈值电压和更多的噪声。

减少双峰IDVG曲线问题的一种方法是在STI结构和器件区域的界面区域添加额外的注入，以增加拐角阈值电压，从而以维持稳定的器件阈值电压为目标。然而，考虑到工艺裕度和器件性能，这种额外的注入需要足够的窗口尺寸，这对于短通道器件而言变得相当困难。另外，形成额外的注入需要额外的掩模，这增加了工艺成本和复杂性。

鉴于以上内容，本申请的各个实施例针对具有凹进栅极结构的晶体管器件及其相关的制造方法，该晶体管器件减少或甚至消除了拐角效应或双峰IDVG曲线问题。在一些实施例中，晶体管器件的器件区域设置在半导体衬底中并被隔离结构包围。成对的源极/漏极区域设置在器件区域中并且彼此横向间隔开。栅极结构设置在位于器件区域上面的成对的源极/漏极区域之间，并且被配置为通过施加栅极偏压来控制在成对的源极/漏极区域之间流动的载流子(电子和空穴)。沟道区域在功能上被定义为在栅极结构下方的器件区域的区域。沟道区域是选择性导体，当在栅电极和成对的源极/漏极区域上施加足够的偏压时，选择性导体允许电流从源极/漏极区域中的一个流到源极/漏极区中域的另一个。沟道区域具有在第一方向上从源极/漏极区域中的一个延伸到源极/漏极区域中的另一个的沟道长度。沟道区域具有在垂直于第一方向的第二方向上从栅极结构的一侧延伸到栅极结构的相对侧的沟道宽度。栅极结构包括在第二方向上在器件区域的相对侧上的成对的凹槽区域。在一些实施例中，成对的凹槽区域分别位于在隔离结构和器件区域的界面区域上面。通过具有凹槽区域，栅极结构在界面区域被切断，因此在施加足够的栅极偏压时，在界面区域不建立用于载流子通过的沟道。从而，在界面区域处的拐角器件被禁用，并且避免或至少减少了拐角效应和双峰IDVG曲线问题。另外，所公开的凹进栅极结构的形成方法是低成本、低复杂度的工艺，因为由于改进的栅极布局而形成了凹槽区域而不涉及附加的掩模工艺。

图1A示出了根据一些实施例的具有凹进栅极结构的晶体管器件的俯视图100a。晶体管器件可以是例如场效应晶体管(FET)，例如金属氧化物半导体(MOS)FET器件、异质结构FET或使用栅极结构来控制在沟道区域下方流动的载流子或载流子的电导率的任何其他应用晶体管器件。如图所示，在一些实施例中，隔离结构108包围半导体衬底106的器件区域112。隔离结构108和器件区域112在界面区域112c处相交。在一些实施例中，界面区域112c具有大体上环形的布局。“大体”的环形布局类似于环形布局，除了它不限于圆形的内侧壁和外侧壁。例如，大体上环形的布局可以是正方形环形的布局。隔离结构108可以是例如浅沟槽隔离(STI)区域或深沟槽隔离(DTI)区域。成对的源极/漏极区域114设置在器件区域112中，并且在第一方向(在附图中标记为“X”方向)上彼此横向地间隔开。栅极结构110位于器件区域112和隔离结构108上面，并且布置在成对的源极/漏极区域114之间。栅极结构110包括在与第一方向垂直的第二方向(在图中被标记为“Y”方向)上在器件区域112的相对侧上设置的成对的凹槽区域118。在一些实施例中，成对的凹槽区域118可以分别具有矩形形状。

在一些实施例中，如图1A所示，栅极结构110具有H形布局。栅极结构110可以具有成对的外围栅极段110p和中央栅极段110c。外围和中央栅极段110p，110c可以是线形的。外围栅极段110p从栅极结构110的第一端到栅极结构110的第二端沿Y方向平行地横向延伸。外围栅极段110p分别覆盖界面区域112c。中央栅极段110c在外围栅极段110p之间，并且在X方向上从外围栅极段110p中的一个横向延伸到外围栅极段110p中的另一个。中央栅极段110c位于器件区域112的不包围界面区域112c内部区域上面。在一些实施例中，凹槽区域118在栅极结构110的长度方向上的中央处(即，在栅极结构110的栅极长度L的中央处)。此外，凹槽区域118分别在栅极结构110的相对侧上并且分别位于界面区域112c上面。在一些实施例中，凹槽区域118沿着栅极结构110的栅极宽度W横向地间隔开。此外，在一些实施例中，凹槽区域118各自具有敞开的一侧以及由栅极结构110限定的三个侧面。

沟道区域116在功能上被定义为器件区域112的在源极/漏极区域114之间横向并且在栅极结构110下方的区域。沟道区域116是选择性导体，当在栅极结构110和成对的源极/漏极区域114上施加足够的偏压时，该选择性导允许电流从源极/漏极区域114中的一个流到源极/漏极区域114中的另一个。在一些实施例中，源极/漏极区域114和沟道区域116是具有相反掺杂类型的半导体衬底106的掺杂区域。例如，沟道区域116可以是p型，并且源极/漏极区域114可以是n型，反之亦然。沟道区域116具有在X方向上延伸并且等于或大致等于栅极长度L的沟道长度Lc。在一些实施例中，沟道区域116可以从源极/漏极区域114中的一个延伸到源极/漏极区域114中的另一个。沟道区域116具有在Y方向上从栅极结构110的一侧到栅极结构110的相对侧延伸的沟道宽度Wc。

沟道区域116的沟道宽度Wc由栅极结构110的最窄部分控制，该最窄部分在本实施例中是栅极结构110的中央栅极段110c。因此，由于凹槽区域118的布置，沟道宽度Wc小于器件区域112在Y方向上的器件宽度Wd，并且沟道区域116从界面区域112c凹进去。在一些实施例中，源极/漏极区域114分别在第二方向上具有等于或大致等于具有Wd的器件或至少大于沟道宽度Wc的宽度。通过布置凹槽区域118以切断位于成对的源/漏区域114之间的界面区域112c上面的栅极结构110，沟道区域116在Y方向上被限制到器件区域112的内部并且远离界面区域112c凹进。由于即使在施加足够的栅极偏压的情况下，也没有在界面区域112c处建立用于载流子传输通过的通道，所以禁用了在界面区域112c处的拐角器件。这样，避免或至少减少了拐角效应和双峰IDVG曲线问题。

图1B示出了根据替代图1A的另一些实施例的具有凹进栅极结构的晶体管器件的俯视图100b。图1B的与图1A相同的部件被并入本文。此外，成对的凹槽区域118可以分别具有带有弯曲的凹槽区域118的X形布局，或者具有通过较短的中央栅极段110c连接的成对的较长的外围栅极段110p的其他适用的布局。在一些其他实施例中，成对的凹槽区域118可以分别具有凹形弯曲的周界，如图1B所示。作为图1A所示的替代，在图1B中，外围和中央栅极段110p，110c可具有弯曲的端部(参见中央栅极段110c)或弯曲的侧壁(参见外围栅极段110p)来调节凹槽区域118的弯曲周界。与可能留在刚性拐角中的残留物相比，在栅极结构110的图案化期间，凹槽区域118的弯曲周界可以留下较少的残留物。另外，栅极结构110的X形布局导致从内部区域到边界的截止增加，使得可以在保持内部晶体管器件性能的同时使边界器件的影响最小化。与图1A相似，在图1B中，外围栅极段110p从栅极结构110的第一端到栅极结构110的第二端沿Y方向平行地横向延伸，并分别覆盖界面区域112c。中央栅极段110c在X方向上桥接外围栅极段110p，位于器件区域112的内部区域上面，并且在Y方向上从界面区域112c凹回。通过布置凹槽区域118以切断栅极结构110并暴露界面区域112c的在成对的源极/漏极区域114之间的一部分，沟道区域116在Y方向上被限制于器件区域112的内部，并且远离界面区域112c凹进。在界面区域112c处的拐角器件被禁用，并且避免或至少减少了拐角效应和双峰IDVG曲线问题。

图2-图5示出了根据一些实施例的具有凹进栅极结构的晶体管器件的各个截面图。根据一些实施例，在X方向上，图2示出了沿线A-A’的截面图200，图3示出了沿图1A或图1B的晶体管器件的线D-D’的截面图300。根据一些实施例，在Y方向上，图4示出沿线B-B’的截面图400，并且图5示出沿图1A或图1B的晶体管器件的线C-C’的截面图500。的如图所示，在一些实施例中，隔离结构108被布置在半导体衬底106上并延伸到半导体衬底106中，并划分半导体衬底106的器件区域112。半导体衬底106可以是例如块状半导体衬底，诸如单晶硅的块状硅衬底，并且可以包括变化的掺杂阱和介电层。成对的源极/漏极区域114设置在器件区域112上方。栅极结构110位于半导体衬底106上面。栅极结构110可以包括将栅电极104与器件区域112分隔开的栅极介电层102。成对的凹槽区域118由栅电极104以及在一些实施例中的栅极介电层102限定。凹槽区域118可以从顶部到底部竖直地延伸穿过栅极结构110，并且横向地延伸到栅极结构110的相对侧。栅电极104和栅极介电层102可以以竖直齐平的侧壁堆叠。栅极介电层102可以是例如二氧化硅、氮化硅、高κ电介质、某种其他电介质或前述的组合。如本文所用，高κ介电层是介电常数κ大于约3.9、5、10、15或20的电介质。栅电极104可以是例如掺杂的多晶硅、金属或一些其他导电性材料。

此外，栅极介电层102和栅电极104堆叠在器件区域112上，分别从源极/漏极区域114中的一个延伸到源极/漏极区域114中的另一个，并覆盖沿X方向在长度上覆盖沟道区域116，如图2的沿线A-A’的横截面图200所示。此外，栅极介电层102和栅电极104在器件区域112的相对侧上限定分别从隔离结构108连续地延伸到隔离结构108并从连续延伸到分别覆盖界面区域112c的外围栅极段110p，如图5的沿线C-C′的截面图500所示。此外，如图3的沿线D-D'的截面图300所示，栅极介电层102和栅电极104在外围栅极段110p之间横向地限定凹槽区域118，并且在凹槽区域118下方暴露器件区域112。此外，栅极介电层102和栅电极104在外围栅极段110p之间横向地限定中央栅极段110c，该中央栅极段110c沿Y方向在宽度上覆盖沟道区域116，如图4的沿线B-B’的截面图400所示。通过具有凹槽区域118以在界面区域112c附近切断栅极结构110(参照图3，其中外围栅极段110p在X方向上被凹槽区域118隔开，以及参照图4，其中界面区域112c在Y方向上从中央栅极段110c暴露)。沟道区域116在Y方向上从中央栅段110c露出)，沟道区116在Y方向上被限制于器件区域112的内部，并且远离界面区112c凹进。因此，在界面区域112c处的拐角器件被禁用，并且避免或至少减少了拐角效应和双峰IDVG曲线问题。

图6示出了根据一些其他实施例的具有凹进栅极结构的晶体管器件的俯视图600。图6可以示出图1A-图1B的晶体管器件的一些更详细的实施例。如图所示，侧壁间隔件708沿着栅极结构110的侧壁横向延伸并包围栅极结构110。在一些实施例中，电阻保护层714设置在栅极结构110的相对侧上，栅极结构110覆盖成对的凹槽区域118。此外，成对的硅化物层704由栅极结构110横向间隔开并分别在栅极结构110的相对侧上。此外，接触通孔712位于栅极结构110和硅化物层704上面并接触栅极结构110和硅化物层704。侧壁间隔件708和电阻保护层714可以包括相同或不同的材料，并且可以是例如二氧化硅、氮化硅、一些其他电介质或前述的组合。

图7-图10示出了图6的晶体管器件的一些实施例的各个截面图700-1000。例如，图7可以在X方向沿图6的线A-A’截取。例如，图8可以在Y方向上沿图6的线B-B’截取。例如，图9可以在Y方向沿图6的线C-C’截取。例如，图10可在X方向沿图6的线D-D’截取。

如图7的截面图700所示，在一些实施例中，掺杂阱702设置在半导体衬底106的器件区域112中。此外，在一些实施例中，掺杂阱702位于隔离结构108的下方。掺杂阱702是半导体衬底106的具有p型或n型掺杂的区域，半导体衬底106的具有p型或n型掺杂的区域可以例如与源极/漏极区域114的相反。在一些实施例中，源极漏极区域114和沟道区域116位于掺杂阱702中。此外，在一些实施例中，源极/漏极区域114分别被成对的硅化物层704覆盖，和/或分别邻接在源极/漏极区域114之间的成对的轻掺杂漏极(LDD)延伸部分706。硅化物层704可以是例如硅化镍。LDD延伸部分706具有与源极/漏极区域114相同的掺杂类型，并且可以是例如半导体衬底106的相对于源极/漏极区域114轻掺杂的掺杂区域。

在一些实施例中，侧壁间隔件708在栅电极104的相对侧壁上排成一行，以使栅电极104的相对侧壁与源极/漏极区114域间隔开。此外，在一些实施例中，侧壁间隔件708还将栅极介电层102的相对侧壁排成一行，以使栅极介电层102的相对侧壁与源极/漏极区域114隔开。此外，在一些实施例中，侧壁间隔件708与LDD延伸部分706重叠。侧壁间隔件708可以例如是二氧化硅、氮化硅、一些其他电介质或前述的组合。

在一些实施例中，层间介电(ILD)层710覆盖栅电极104、侧壁间隔件708、硅化物层704、源极/漏极区域114、掺杂阱702、隔离结构108、半导体衬底106，或前述的组合。此外，在一些实施例中，接触通孔712延伸穿过ILD层710，到达源极/漏极区域114和/或硅化物层704。ILD层710可以是例如二氧化硅、氮化硅、κ电介质、某些其他电介质或前述的组合。如本文所使用的，低κ电介质是介电常数κ小于大约3.9、3、2或1的电介质。接触通孔712可以是例如钨、铜、铝铜、铝或其他一些金属。

在一些实施例中，互连结构602覆盖半导体衬底106、隔离结构108、硅化物层704、栅电极104以及侧壁间隔件708。互连结构602可以包括后道工序(BEOL)互连结构和/或中道工序(MEOL)互连结构。互连结构602包括彼此层叠的ILD层710、一个或多个附加ILD层604和钝化层606。附加ILD层604覆盖在ILD层710上，并且钝化层606覆盖在附加ILD层604上。附加ILD层604和钝化层606可以是例如氧化物、氮化物、低κ电介质、某些其他电介质或上述的组合。

互连结构602还包括接触通孔712以及堆叠在ILD层710内的多条导线608和多条导线间通孔610、附加的ILD层604以及钝化层606。导线608和导线间通孔610可以是例如钨、铜、铝铜、铝、某种其他导电材料或前述的组合。

如图8的截面图800所示，在一些实施例中，电阻保护层714覆盖成对的凹槽区域118。电阻保护层714可以直接设置在凹槽区域118下面的器件区域112上。电阻保护层714可以沿着栅电极104和栅极介电层102的侧壁向上延伸，并且可以还在栅电极104的上表面的一部分上横向延伸。侧壁间隔件708可以沿着栅电极104和栅极介电层102的侧壁设置，电阻保护层714可以沿着侧壁间隔件708设置并直接接触侧壁间隔件708。电阻保护层714可以横向延伸并且与隔离结构108和栅电极104的一部分重叠。此外，在一些实施例中，掺杂阱702分别从半导体衬底106的器件区域112的相对侧连续地延伸到半导体衬底106的器件区域112的相对侧。

如图9的截面图900所示，在一些实施例中，接触通孔712中的一个延伸穿过ILD层710到达栅电极104。在一些实施例中，侧壁间隔件708位于栅电极104和栅极介电层102的相对侧壁上。

如图10的截面图1000所示，在一些实施例中，多个接触通孔712(也参见图6)延伸穿过ILD层710到达源极/漏极区域114中的一个。此外，在一些实施例中，电阻保护层714位于凹槽区域118中的栅电极104和栅极介电层102的相对侧上。在一些实施例中，电阻保护层714可以沿着栅电极104和栅极介电层102并沿着侧壁间隔件708的相对侧壁设置。电阻保护层714可以横向延伸以覆盖栅电极104的上表面或顶表面的一部分。电阻保护层714可以连续地延伸以在直接凹槽区域118下方覆盖器件区域112的上表面或顶表面。通过使电阻保护层714覆盖器件区域112的位于凹槽区域118下方的部分，可以保护器件区域112的部分免于其后的制造工艺，例如，硅化或金属化工艺。

参考图11-图34，根据一些实施例，提供了一种用于制造具有凹进栅极结构的晶体管器件的方法的一系列视图1100-3400。晶体管器件可以例如是与图1A至图10相关联的上述晶体管器件中的任何一个。

如图11的俯视图1100和图12的沿图11的线A-A'的截面图1200所示，隔离结构108形成在半导体衬底106上，并沉入半导体衬底106的顶部。此外，隔离结构108形成为划分半导体衬底106的器件区域112的边界。在一些实施例中，半导体衬底106的器件区域112具有正方形或矩形的布局。隔离结构108可以是例如STI或DTI区域。半导体衬底106可以是例如单晶或多晶硅的块状衬底或某种其他类型的半导体衬底，并且可以包括变化的掺杂阱和介电层。在一些实施例中，用于形成隔离结构108的工艺包括对半导体衬底106执行蚀刻以在半导体衬底106中形成沟槽，并且随后用介电材料填充沟槽。沟槽可以例如以隔离结构的期望的布局形成。介电材料可以例如是二氧化硅。

如图13的俯视图1300和图14的沿着图13的线A-A'的截面图1400所示，在一些实施例中，在半导体衬底106的器件区域112中形成掺杂阱702。掺杂阱702是具有n型掺杂或p型掺杂的半导体衬底106的上部区域。此外，在一些实施例中，掺杂阱702具有与半导体衬底106的邻接区域相反的掺杂类型，或者半导体衬底106的邻接区域是固有的。掺杂阱702可以例如通过离子注入形成。掺杂阱702可以形成为接触隔离结构108的内侧壁108s。掺杂阱702可以向下延伸至低于隔离结构108的底表面108b的位置，并且还可以接触隔离结构108的底表面108b的内部。

如图15的俯视图1500、图16的沿图15的线A-A'的截面图1600、图17的沿图15的线B-B'的截面图1700’、图18的沿图15的线C-C'的截面图1800、以及图19的沿图15的线D-D'的截面图1900所示，在半导体衬底106的隔离结构108和器件区域112上形成栅极结构110。栅极结构110可以包括堆叠在栅极介电层102上并通过栅极介电层102与半导体衬底106分离的栅电极104。可以通过在介电层和介电层的导电层上沉积和图案化来分别形成栅极介电层102和栅电极104。介电层可以例如是二氧化硅、高κ介电层或某种其他介电层。导电层可以例如是金属、掺杂的多晶硅或其他某种导电性材料。介电层可以例如通过热氧化、化学或物理气相沉积、溅射或一些其他沉积或生长工艺来沉积或生长。可以例如通过电化学镀、化学或物理气相沉积、溅射、一些其他沉积或生长工艺来沉积或生长导电层。用于图案化导电层和介电层以形成栅电极104和栅极介电层102的工艺包括在导电层上形成图案化的光刻胶层。图案化的光刻胶层可以例如通过旋涂工艺形成。图案化的光刻胶层可以例如利用栅电极104的布局来图案化，并且可以例如利用光刻来图案化。此外，在一些实施例中，该方法包括在适当的位置将图案化的光刻胶层蚀刻到导电层和介电层中，然后剥离图案化的光刻胶层。在一些实施例中，栅极介电层102包括高κ介电材料，并且栅电极104包括金属。

此外，在栅极结构110的相对侧上形成成对的凹槽区域118。该成对的凹槽区域118分别覆盖在器件区域112和隔离结构108的界面区域112c上。界面区域112c在器件区域112中与隔离结构108相邻并与栅极结构110邻接。此外，界面区域112c可以包括成对的在X方向上平行地横向延伸的线。栅极结构110在垂直于或大致上垂直于X方向的Y方向上跨越界面区域112c的成对的线横向地从栅极结构110的第一端延伸到栅极结构110的与第一端相对的第二端。凹槽区域118分别从器件区域112内部的位置延伸到栅极结构110的第一端和第二端，因此栅极结构110具有从界面区域112c切断的部分。

在一些实施例中，栅极结构110具有H形布局，如图15的俯视图1500所示。在一些实施例中，栅极结构110具有X形布局或其他可适用的布局，其他可适用的布局包括沿Y方向的相对端的凹槽区域，例如如图1B所示的具有弯曲凹槽区域的布局，。此外，在一些实施例中，栅极结构110具有成对的外围栅极段110p和中央栅极段110c。外围和中央栅极段110p、110c可以是如上所述的线形的或具有弯曲的端部或侧壁。外围栅极段110p沿Y方向从栅极结构110的第一端到栅极结构110的第二端平行地横向延伸。此外，外围栅极段110p分别覆盖界面区域112c，如图15的俯视图1500和图18的沿图15的线C-C′的截面图1800所示。中央栅极段110c在外围栅极段110p之间，并在X方向上从外围栅极段110p中的一个到外围栅极段110p中的另一个横向延伸，如图15的俯视图1500和图16的沿图15的线A-A'的截面图1600所示。如图15的俯视图1500和图17的沿图15的线B-B′的截面图1700所示，中央栅极段110c覆盖器件区域112的内部区域并且不包围界面区域112c。公开的凹进栅极结构110的形成方法是低成本\低复杂度的工艺，因为由于改进的栅极布局而形成了凹槽区域118，而没有涉及额外的掩膜工艺。

如图20的俯视图2000和图21的沿图20的线D-D'的截面图2100所示，在一些实施例中，成对的轻掺杂漏极(LDD)延伸部分706形成在半导体衬底106的器件区域112中。LDD延伸部分706分别形成在半导体衬底106的器件区域112中，并且在栅极结构110的在第一方向上的相对侧彼此横向间隔开。在一些实施例中，LDD延伸部分706通过离子注入工艺形成。掩模层2002可以用来覆盖和保护结构的其余区域，同时留下与要形成的LDD延伸部分706相对应的开口。LDD延伸部分706可以例如是半导体衬底106的具有与掺杂阱702相反的掺杂类型的掺杂区域。用于形成LDD延伸部分706的离子注入工艺或其他掺杂工艺不掺杂凹槽区域118。

如图22的俯视图2200和图23的沿图22的线D-D'的截面图2300所示，在一些实施例中，沿着包括栅电极104和栅极介电层102的栅极结构110的侧壁形成侧壁隔离物708。侧壁间隔件708可以形成为完全包围栅电极104和栅极介电层102。此外，在一些实施例中，侧壁间隔件708覆盖凹槽区域118中的栅电极104和栅极介电层102的侧壁。侧壁间隔件708可以是例如氮化硅、二氧化硅、一些其他电介质或前述的组合。在一些实施例中，用于形成侧壁间隔件708的工艺包括沉积或生长覆盖并共形地内衬在图20-图21中的结构的间隔件层。间隔件层可以例如通过化学或物理气相沉积、溅射或某种其他沉积或生长工艺来沉积或生长。此外，在一些实施例中，该工艺包括对间隔层执行回蚀刻以去除间隔层的水平段而不去除间隔层的竖直段。剩余的竖直段对应于侧壁间隔件708。

仍如由图22-图23的视图2200-2300所示，在半导体衬底106的器件区域112中形成成对的源极/漏极区域114。在栅极结构110的在第一方向的相对侧上，彼此横向间隔地形成源极/漏极区域114。在一些实施例中，源极/漏极区域114分别邻接LDD延伸部分706。例如，源极/漏极区域114可以是半导体衬底106的具有与掺杂阱702相反的掺杂类型的区域。此外，源极/漏极区域114可以例如具有与LDD延伸部分706相同的掺杂类型(例如，p型或n型)和/或比LDD延伸部分706具有更高的掺杂浓度。在一些实施例中，源极/漏极区域114通过离子注入或其他适用的掺杂技术形成。掩模层2202可以用于覆盖和保护结构的其余区域，同时留下与要形成的源极/漏极区域114相对应的开口。在一些实施例中，掩模层2202还可以暴露栅极结构110的主要部分，以用于离子注入工艺或用于形成源极/漏极区域114的其他掺杂工艺。然而，栅极结构110的边界部分覆盖用于保护凹槽区域118以免于通过离子注入工艺或其他用于形成源极/漏极区域114的掺杂工艺进行掺杂。

如图24的俯视图2400和图25的沿图24的线D-D'的截面图2500以及图26的沿图24的线B-B′的截面图2600所示，在一些实施例中，，形成电阻保护层714并对其进行图案化以覆盖凹槽区域118。在一些实施例中，电阻保护层714可以直接接触界面区域112c和邻接器件区域112的顶表面以及隔离结构108。电阻保护层714可以例如是氮化硅、二氧化硅、某种其他电介质或前述的组合。电阻保护层714可以通过接着进行图案化工艺的电介质材料的沉积工艺来形成。电阻保护层714的图案化工艺具有宽松的裕度要求：形成的电阻保护层714可能不需要覆盖整个凹槽区域118，或者可以向上延伸并覆盖栅极结构110的顶表面的边界部分。因此，根据一些实施例，电阻保护层714可以具有设置在栅极结构110的顶表面上的末端侧壁。通过具有覆盖器件区域112的位于凹槽区域118下方的部分的电阻保护层714，可以保护器件区域112的部分免受随后的制造工艺的影响。例如，保护器件区域112的部分免受以下结合图27-图29的硅化或金属化工艺的影响。

如图27的俯视图2700和图28的沿图27的线D-D'的截面图2800以及图29的沿图27的线B-B′的剖视图2900所示，在一些实施例中，执行硅化或金属化工艺以形成用于接触的导电区域。例如，可以在源极/漏极区域114的上部分别形成成对的硅化物层704。此外，在一些实施例中，在栅电极104上形成栅极硅化物层716。硅化物层704、716可以例如是硅化镍、硅化钛、硅化钴、硅化铂、硅化钨或其他过渡金属硅化物。在一些实施例中，用于形成硅化物层704、716的工艺包括沉积覆盖图24-图26的结构的过渡金属层，然后加热过渡金属层，使其与暴露的硅反应形成硅化物层704、716。此外，在一些实施例中，该工艺包括通过蚀刻去除过渡金属层的未反应的材料。该工艺可以例如是自对准工艺。电阻保护层714覆盖器件区域112的位于凹槽区域118下面的部分，以保护器件区域112的该部分免于金属化。在一些实施例中，电阻保护层714向上延伸以覆盖栅电极104的与凹槽区域118邻接的部分，并且硅化物层716不在栅电极104的被电阻保护层714覆盖的部分上延伸。

如图30的俯视图3000、图31的沿图30的线D-D'的截面图3100、图32的沿图30的线B-B'的截面图3200、图33的沿图30的线A-A'的截面图3400以及图34的沿图30的线C-C'的截面图3400所示，，形成覆盖图27-图29的结构的层间介电(ILD)层710。ILD层710可以例如形成有平坦的顶表面，和/或可以例如由氧化物、氮化物、低κ电介质、某种其他电介质或前述的组合形成。在一些实施例中，用于形成ILD层710的工艺包括沉积或生长覆盖图27-图29的结构的ILD层710，并且随后对ILD层710进行平坦化。例如，可以通过化学或物理气相沉积、溅射、一些其他沉积或生长工艺或前述的组合来形成沉积或生长。平坦化可以例如通过化学机械抛光(CMP)来执行。

还如图30-图34的视图3000-3400所示，形成接触通孔712，其延伸穿过ILD层710到达源极/漏极区域114和/或硅化物层704。硅化物层704促进接触通孔712与极/漏极区域114之间的欧姆接触。此外，形成接触通孔712，其延伸穿过ILD层710到达栅电极104和/或栅电极104上的附加硅化物层(未示出)。在一些实施例中，用于形成接触通孔712的工艺包括对ILD层710进行蚀刻以形成与接触通孔712相对应的接触通孔开口。例如，可以使用光刻法进行蚀刻。此外，在一些实施例中，该工艺包括用导电材料填充接触通孔开口。可以例如通过沉积或生长覆盖ILD层710的导电层并填充接触通孔开口，并随后对ILD层和导电层进行平坦化来填充导电通孔。平坦化可以例如通过CMP执行。该工艺可以例如是单镶嵌类工艺或双镶嵌类工艺的一部分。

尽管未示出，但是随后可以在ILD层710上堆叠地形成附加的介电层和导电部件。在图7中示出了这些附加的介电层和导电部件的示例。例如，在图7中的一个或多个附加的ILD层604和钝化层606可以在ILD层710上堆叠形成，并且可以在ILD层710上堆叠形成图7中的引线608和引线间通孔610。

图35示出了根据一些实施例的制造具有凹进栅极结构的晶体管器件的方法3500的流程图。尽管本文将所公开的方法3500图示和描述为一系列步骤或事件，但是应当理解的是，这些步骤或事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些步骤或事件之外，某些步骤可以以不同的顺序发生和/或与其他步骤或事件同时发生。此外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的步骤。此外，本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。图35可示出图11-图34公开的方法的一些实施例。

在步骤3502处，在半导体衬底中形成隔离结构。隔离结构划分半导体衬底的器件区域。器件区域和隔离结构的界面区域包括在第一方向上平行延伸的成对的线。图11-图12示出了对应于与步骤3502相对应的一些实施例的俯视图1100和截面图1200。

在步骤3504处，在一些实施例中，在器件区域中形成阱。图13-图14示出了对应于与步骤3504相对应的一些实施例的俯视图1300和截面图1400。

在步骤3506处，在器件区域和隔离结构上形成并图案化栅极结构，其中，栅极结构的平面布局沿垂直于第一方向的第二方向分别在栅极结构的第一端和第二端上限定成对的凹槽区域。图15-图19示出了对应于与步骤3506相对应的一些实施例的俯视图1500和截面图1600-1900。

在步骤3508处，在一些实施例中，在器件区域中分别通过凹槽区域形成成对的LDD延伸部分，其中LDD延伸部分在栅极结构的在第一方向上的相对侧上横向地间隔开。图20-图21示出了对应于与步骤3508相对应的一些实施例的俯视图2000和截面图2100。

在步骤3510处，形成间隔件，该间隔件内衬在栅极结构的侧壁上并包围栅极结构。然后，成对的源极/漏极区域形成在器件区域中并且分别与LDD延伸部分重叠。图22-图23示出了对应于与步骤3510的一些实施例相对应的俯视图2200和截面图2300。

在步骤3512处，形成电阻保护层并对其进行图案化以覆盖凹槽区域。在一些实施例中，电阻保护层可以直接接触界面区域的顶表面。电阻保护层覆盖凹槽区域下方的器件区域。图24-图26示出了对应于与步骤3512相对应的一些实施例的俯视图2400和截面图2500-2600。

在3514处，在一些实施例中，分别在源极/漏极区域上形成成对的硅化物层。图27-图29示出了对应于与步骤3514相对应的一些实施例的俯视图2700和截面图2800-2900。

在3516处，形成ILD层，其覆盖源极/漏极区域、隔离结构、半导体衬底以及栅极结构。而且，形成多个接触通孔，该接触通孔延伸穿过ILD层到达硅化物层和栅极结构。图30-图34示出了对应于与步骤3516相对应的一些实施例的俯视图3000和截面图3100-3400。

因此，在一些实施例中，本申请提供了一种晶体管器件。该晶体管器件包括半导体衬底，该半导体衬底包括被隔离结构包围的器件区域和设置在该器件区域中并且在第一方向上彼此横向间隔开的成对的源极/漏极区域。栅极结构覆盖器件区域和隔离结构并且布置在成对的源极/漏极区域之间。栅极结构包括在垂直于第一方向的第二方向上设置在器件区域的相对侧上的成对的凹槽区域。沟道区域设置在栅极结构下方的器件区域中。沟道区域具有在第一方向上从源极/漏极区域中的一个延伸至源极/漏极区域中的另一个的沟道长度。沟道区域具有在第二方向上从凹槽区域中的一个延伸到凹槽区域中的另一个的沟道宽度。

在一些实施例中，所述成对的凹槽区域分别位于所述隔离结构和所述器件区域的界面区域上面。在一些实施例中，晶体管器件还包括：电阻保护层，位于所述凹槽区域上面并且直接接触所述界面区域的顶表面。在一些实施例中，所述器件区域在所述第二方向上的器件宽度大于所述沟道宽度。在一些实施例中，所述源极/漏极区域在所述第二方向上的宽度分别大于所述沟道宽度。在一些实施例中，所述栅极结构包括位于所述凹槽区域的沿所述第一方向的相对侧上的成对的外围栅极段。在一些实施例中，所述成对的凹槽区域分别具有凹形弯曲周界。在一些实施例中，所述隔离结构是浅沟槽隔离(STI)结构。在一些实施例中，所述隔离结构由二氧化硅制成，并且延伸到所述半导体衬底的顶部中并且划分所述半导体衬底的所述器件区域。在一些实施例中，所述栅极结构包括设置在栅极介电层上的栅电极；并且其中，所述栅极介电层的侧壁与所述栅电极的侧壁竖直地齐平。

在其他实施例中，本发明提供了另一种晶体管器件。该晶体管器件包括设置在半导体衬底中并被隔离结构包围的器件区域。栅极结构设置在器件区域上，并且包括将栅电极与器件区域分隔开的栅极介电层。栅极结构包括成对的分别位于隔离结构和器件区域的界面区域之上的凹槽区域。成对的源极/漏极区域设置在栅极结构的相对侧上的器件区域中，并且通过沟道区域横向地间隔开。沟道区域具有沿第一方向从源极/漏极区域中的一个延伸至源极/漏极区域中的另一个的沟道长度。沟道区域具有沿垂直于第一方向的第二方向从凹槽区域中的一个延伸到凹槽区域中的另一个的沟道宽度。

在一些实施例中，晶体管器件还包括：电阻保护层，其设置在位于所述凹槽区域下方的所述器件区域上，并沿所述栅极结构的侧壁向上延伸，并还在所述栅极结构的上表面的与所述凹槽区域邻接的一部分上横向延伸。在一些实施例中，晶体管器件还包括：设置在所述成对的源极/漏极区域和所述栅极结构的至少部分上的成对的硅化物层；并且其中在所述电阻保护层下面的所述器件区域中不存在所述硅化物层。在一些实施例中，所述电阻保护层具有设置在所述栅极结构的上表面上的末端侧壁。在一些实施例中，所述成对的凹槽区域设置在所述沟道区域的在所述第二方向上的相对侧上。在一些实施例中，所述成对的凹槽区域分别具有矩形形状。在一些实施例中，所述栅极结构包括在所述凹槽区域的相对侧上的成对的外围栅极段，并且其中，所述成对的外围栅极段在所述第一方向上平行地横向延伸。在一些实施例中，所述器件区域在所述第二方向上具有大于所述沟道宽度的器件宽度。

在其他实施例中，本申请提供了一种用于制造晶体管器件的方法。隔离结构形成在半导体衬底中，并且隔离结构划分了半导体衬底的器件区域。在半导体衬底的器件区域上形成栅极结构。栅电极形成有分别位于隔离结构和器件区域的界面区域之上的成对的凹槽区域。利用位于适当位置的栅极结构，对半导体衬底的器件区域执行掺杂工艺，以在器件区域中形成成对的源极/漏极区域。

在一些实施例中，该方法还包括：形成电阻保护层，所述电阻保护层设置在所述凹槽区域下方的所述器件区域上，沿着所述栅极结构的侧壁向上延伸，并进一步沿着所述栅极结构的顶表面横向延伸；以及在所述成对的源极/漏极区域和所述栅极结构的未被所述电阻保护层覆盖的至少部分上形成硅化物层。

前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解的是，他们可以容易地将本发明用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以进行各个改变、替换以及变更。