驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种驱动电路及显示面板。

背景技术

OLED(Organic Light Emitting Diode，有机发光二极管)显示面板具有高亮度、宽视角、响应速度快、低功耗等优点，目前已被广泛地应用于高性能显示领域中。其中，在OLED显示面板中，像素被设置成包括多行、多列的矩阵状，OLED显示面板的栅极驱动电路输出固定的信号，以控制每一行像素的开启。

发明内容

本申请实施例的目的在于提供一种驱动电路及显示面板，能够改变栅极驱动子电路的输出信号，以实现多种功能。

本申请实施例提供一种驱动电路，其应用于显示面板，所述驱动电路包括：

栅极驱动子电路，用于输出驱动信号；

选通子电路，包括选通输入端、第一选通输出端和第二选通输出端，所述选通子电路用于选择所述第一选通输出端和所述第二选通输出端中的一个与所述选通输入端导通，所述选通输入端与所述栅极驱动子电路的输出端连接；以及

反相子电路，与所述第二选通输出端连接，所述反相子电路用于将输入所述反相子电路的信号反相，所述反相子电路的输出端与所述第一选通输出端连接。

本申请实施例还提供一种显示面板，其包括上述所述的驱动电路。

本申请实施例中，栅极驱动子电路的输出端连接选通子电路和反相子电路，选通子电路可以选择栅极驱动子电路的输出端是否与反相子电路连通，从而使输入到后端的信号为栅极驱动子电路原始输出的信号，或者为反相后的信号，提供两种不同的信号以实现不同的功能。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的驱动电路的示意图。

图2为图1所示驱动电路中选通子电路和反相子电路的示意图。

图3为图2所示选通子电路和反相子电路的时序图。

图4为图1所示驱动电路中选通子电路和反相子电路的另一示意图。

图5为图4所示选通子电路和反相子电路的时序图。

图6为图1所示驱动电路中栅极驱动子电路的示意图。

图7为图6所示栅极驱动子电路的时序图。

图8为本申请实施例提供的驱动电路的像素驱动子电路的结构示意图。

图9为本申请实施例提供的显示面板的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极根据需要是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的驱动电路的示意图。本申请实施例提供一种驱动电路100，驱动电路100应用于显示面板，驱动电路100包括栅极驱动子电路110、选通子电路120和反相子电路130。

栅极驱动子电路110用于输出驱动信号。

选通子电路120包括选通输入端122、第一选通输出端124和第二选通输出端126，选通子电路120用于选择第一选通输出端124和第二选通输出端126中的一个与选通输入端122导通，选通输入端122与栅极驱动子电路110的输出端连接。

反相子电路130与第二选通输出端126连接，反相子电路130用于将输入反相子电路130的信号反相，反相子电路130的输出端与第一选通输出端124连接。

相关技术中，栅极驱动子电路用于输出低压脉冲，但当处于测试阶段需要恒低压时，栅极驱动子电路无法实现。原因如下，当增大起始信号STV的低压脉宽时，由于第二时钟信号XCK的脉宽固定，起始信号STV的宽脉冲并不能供给到PD点，同时第一时钟信号CK的脉宽也是固定值，并不能做相应的调整，导致栅极驱动子电路不能调整输出脉宽，无法正常完成测试。

本实施例中，栅极驱动子电路110的输出端连接选通子电路120和反相子电路130，选通子电路120可以选择栅极驱动子电路110的输出端是否与反相子电路130连通，从而使输入到后端的信号为栅极驱动子电路110原始输出的信号，或者为反相后的信号，提供两种不同的信号以实现不同的功能。如栅极驱动子电路110原始输出的信号可以控制每一行像素的开启，反相后的信号可以用于测试。

请参阅图2和图3，图2为图1所示驱动电路中选通子电路和反相子电路的示意图，图3为图2所示选通子电路和反相子电路的时序图。

选通子电路120包括第一选通晶体管Q1和第二选通晶体管Q2。第一选通晶体管Q1的栅极连接第二选通晶体管Q2的栅极，并连接选通控制线EN；第一选通晶体管Q1的漏极连接第二选通晶体管Q2的漏极，并连接栅极驱动子电路110的输出端XA；第一选通晶体管Q1的源极连接反相子电路130的输入端，第二选通晶体管Q2的源极连接反相子电路130的输出端OUT。

其中，第一选通晶体管Q1为PMOS管，第二选通晶体管Q2为NMOS管；当选通控制线EN输出低电平时，第一选通晶体管Q1导通，以使栅极驱动子电路110的输出端XA与反相子电路130的输入端连接；当选通控制线EN输出高电平时，第二选通晶体管Q2导通，以使栅极驱动子电路110的输出端XA与反相子电路130的输出端OUT连接。

通过选通控制线EN，可以控制输入到后端的是栅极驱动子电路110的原始信号还是反相后的信号。

请参阅图4和图5，图4为图1所示驱动电路中选通子电路和反相子电路的另一示意图，图5为图4所示选通子电路和反相子电路的时序图。

第一选通晶体管Q1为NMOS管，第二选通晶体管Q2为PMOS管；当选通控制线EN输出高电平时，第一选通晶体管Q1导通，以使栅极驱动子电路110的输出端XA与反相子电路130的输入端连接；当选通控制线EN输出低电平时，第二选通晶体管Q2导通，以使栅极驱动子电路110的输出端与反相子电路130的输出端OUT连接。

通过选通控制线EN，可以根据需要选择不同的信号控制输入到后端的是栅极驱动子电路110的原始信号还是反相后的信号。

请继续参阅图2至5，反相子电路130包括第一反相晶体管Q3和第二反相晶体管Q4，第一反相晶体管Q3为NMOS管，第二反相晶体管Q4为PMOS管；第一反相晶体管Q3的栅极连接第二反相晶体管Q4的栅极，并连接选通电路的第二选通输出端126；第一反相晶体管Q3的源极连接第二反相晶体管Q4的源极，并连接选通电路的第一选通输出端124；第一反相晶体管Q3的漏极连接第一电压端VGL，第二反相晶体管Q4的漏极连接第二电压端VGH，第二电压端VGH的电压大于第一电压端VGL的电压。第一电压端VGL可以为负电压，第二电压端VGH可以为正电压。

当栅极驱动子电路110输出高电平信号时，第一反相晶体管Q3导通，第二反相晶体管Q4截止，第一反相晶体管Q3将第一电压端VGL输出，即输出低电平信号，从而将栅极驱动子电路110输出高电平信号反相为低电平信号。当栅极驱动子电路110输出低电平信号时，第二反相晶体管Q4导通，第一反相晶体管Q3截止，第二反相晶体管Q4将第二电压端VGH输出，即输出高电平信号，从而将栅极驱动子电路110输出低电平信号反相为高电平信号。

请参阅图6和图7，图6为图1所示驱动电路中栅极驱动子电路的示意图，图7为图6所示栅极驱动子电路的时序图。栅极驱动子电路110包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1和第二电容C2。

第一晶体管T1的漏极连接于第一电压端VGL，第一晶体管T1的源极连接于第一节点PU，第一晶体管T1的栅极连接于第二时钟信号XCK。

第二晶体管T2的漏极连接于起始信号STV，第二晶体管T2的源极连接于第二节点A，第二晶体管T2的栅极连接于第二时钟信号XCK。

第三晶体管T3的漏极连接于第二时钟信号XCK，第三晶体管T3的源极连接于第一节点PU，第三晶体管T3的栅极连接于第二节点A。

第四晶体管T4的漏极连接于第二节点A，第四晶体管T4的栅极连接于第一时钟信号CK。

第五晶体管T5的漏极连接于第四晶体管T4的源极，第五晶体管T5的源极连接于第二电压端VGH，第五晶体管T5的栅极连接于第一节点PU。

第六晶体管T6的漏极连接于第一时钟信号CK，第六晶体管T6的源极连接于栅极驱动子电路110的输出端XA，第六晶体管T6的栅极连接于第三节点PD。

第七晶体管T7的漏极连接于栅极驱动子电路110的输出端XA，第七晶体管T7的源极连接于第二电压端VGH，第七晶体管T7的栅极连接于第一节点PU。

第八晶体管T8的漏极连接于第二节点A，第八晶体管T8的源极连接于第三节点PD，第八晶体管T8的栅极连接于第一电压端VGL。

第一电容C1的第一端连接于第三节点PD，第一电容C1的第二端连接于栅极驱动子电路110的输出端XA。

第二电容C2的第一端连接于第一节点PU，第二电容C2的第二端连接于第二电压端VGH。

其中，第一电压端VGL可以为负电压，第二电压端VGH可以为正电压。在Step1阶段，第二时钟信号XCK输出低电平，第一时钟信号CK输出高电平，起始信号STV输出低电平，栅极驱动子电路110的输出端XA输出高电平。在Step2阶段，第二时钟信号XCK输出高电平，第一时钟信号CK输出低电平，起始信号STV输出高电平，栅极驱动子电路110的输出端XA输出低电平。在Step3阶段，第二时钟信号XCK输出低电平，第一时钟信号CK输出高电平，起始信号STV输出高电平，栅极驱动子电路110的输出端XA输出高电平。在Step4阶段，第二时钟信号XCK输出高电平，第一时钟信号CK输出低电平，起始信号STV输出高电平，栅极驱动子电路110的输出端XA输出低电平。栅极驱动子电路110的输出端XA能够输出低压脉冲信号，选通子电路120和反相子电路130能够将低压脉冲信号转换成高压脉冲信号。

请参阅图8，图8为本申请实施例提供的驱动电路的像素驱动子电路的结构示意图。驱动电路100还包括像素驱动子电路140和像素150，像素驱动子电路140包括第一像素晶体管T1’、第二像素晶体管T2’、第三像素晶体管T3’、第四像素晶体管T4’、第五像素晶体管T5’、第六像素晶体管T6’、第七像素晶体管T7’和第一像素电容C1’。

第一像素晶体管T1’的漏极连接于第四节点D，第一像素晶体管T1’的源极连接于第五节点E，第一像素晶体管T1’的栅极连接于第六节点F。

第二像素晶体管T2’的漏极连接于数字信号线DATA，第二像素晶体管T2’的源极连接于第四节点D，像素第二晶体管T2的栅极连接于第一控制线Scan(n)。第一控制线Scan(n)连接反相子电路的输出端和选通子电路的第一选通输出端。

第三像素晶体管T3’的漏极连接于第六节点F，像素第三晶体管T3的源极连接于第五节点E，第三像素晶体管T3’的栅极连接于第一控制线Scan(n)。

第四像素晶体管T4’的漏极连接于第六节点F，第四像素晶体管T4’的源极连接于参考信号线VI，第四像素晶体管T4’的栅极连接于第一复位信号线Reset Gate。

第五像素晶体管T5’的漏极连接于电源端VDD，第五像素晶体管T5’的源极连接于第四节点D，第五像素晶体管T5’的栅极连接于第二控制信号线EM。

第六像素晶体管T6’的漏极连接于第五节点E，第六像素晶体管T6’的源极连接像素150，第六像素晶体管T6’的栅极连接于第二控制信号线EM。

第七像素晶体管T7’的漏极连接于参考信号线VI，第七像素晶体管T7’的源极连接像素150，第七像素晶体管T7’的栅极连接于第二复位信号线Reset anode。

第一像素电容C1’的第一端连接于电源端VDD，第一像素电容C1’的第二端连接于第六节点F。

其中，第一像素晶体管T1’、第二像素晶体管T2’、第三像素晶体管T3’、第四像素晶体管T4’、第五像素晶体管T5’、第六像素晶体管T6’和第七像素晶体管T7’均为PMOS管。

其中，像素150一端连接第七像素晶体管T7’的源极，另一端接地。

需要说明的是，栅极驱动子电路可以根据需要设置为其他的电路结构，像素驱动子电路可以根据需要设置为其他的电路结构，如6T2C、5T2C、3T1C或2T1C等电路结构。选通子电路可以根据需要设置为其他的电路结构。反相子电路可以根据需要设置为其他的电路结构。

本申请实施例还提供一种显示面板，显示面板包括上述任意一个实施例中的驱动电路，驱动电路的具体结构在此不再赘述。可以理解的，请参阅图9，图9为本申请实施例提供的显示面板的示意图。显示面板10的驱动电路可以包括多个栅极驱动子电路110、多个选通子电路120和多个反相子电路130。其中，栅极驱动子电路110、选通子电路120和反相子电路130的具体结构可参阅上述实施例，在此不再赘述。

以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。